CN101807923B

CN101807923B - 混合模数转换器

Info

Publication number: CN101807923B
Application number: CN2010101503777A
Authority: CN
Inventors: 王一涛; 温锦泉; 邝国权
Original assignee: Hong Kong Applied Science and Technology Research Institute ASTRI
Current assignee: Hong Kong Applied Science and Technology Research Institute ASTRI
Priority date: 2009-06-12
Filing date: 2010-03-10
Publication date: 2012-11-14
Anticipated expiration: 2030-03-10
Also published as: CN101807923A; US7812757B1

Abstract

混合模数转换器（ADC）包括第一电荷共享导线、多个第一开关、电容器的第一阵列、次级电压电容器阵列、比较器和控制逻辑部件，其中在采样阶段期间多个第一开关连接第一模拟输入到第一阵列电容器；在采样阶段之后多个第一开关连接第一数字值到第一阵列电容器，从第一阵列电容器所产生的最高效比特MSB和从第一和第二子采样电容器产生的最低效比特LSB产生最终数字值；第一阵列电容器有采样第一模拟输入的加权电容值；第一和第二子采样电容器通过不采样第一模拟输入的第一耦合电容器进行耦合。采用这种混合模数转换器可以降低总电容。

Description

混合模数转换器

技术领域

本发明涉及模数转换器（ADC），特别涉及具有混合电容器阵列的逐次逼近寄存器（SAR）ADC。

背景技术

大型系统芯片通常包括模拟和数字电路。信号可以从数字域（digital domain）到模拟域（analog domain），反之亦然。模拟信号可以被转换成数字以通过诸如数字信号处理器（DSP）进行复杂的数字处理。

许多类型的模数转换器（ADC）已经被广泛应用。闪存ADC将模拟信号电压和多个瞬时电平进行比较以产生一个多比特的数字字，其表示模拟电压。逐次逼近ADC使用一系列阶段（stage）以将模拟电压转换成数字比特。每个阶段将一个模拟电压和一个参考电压进行比较，产生一个数字比特。在高速分级比较（sub-ranging）ADC里，每个阶段将一个模拟电压与几个电平进行比较，从而每个阶段产生几个比特。在流水线（pipeline）内后续阶段产生的数字比特比前期阶段产生的具有更低有效位。

算法、循环ADC使用一个回路来转换模拟电压。模拟电压被采样，并被比较以产生一个最高有效位数字比特。接着，该数字比特被转换回模拟状态，再被模拟电压减去以产生一个剩余电压。然后，剩余电压乘以2再回到比较器以产生下一个数字比特。因此，在相同的比较器阶段，在多个循环上产生数字比特。

图1显示一个逐次逼近寄存器ADC。逐次逼近寄存器SAR 102接收一个时钟信号CLK，并包括一个寄存器值，其不断变化并逐渐近似逼近模拟输入电压VIN。例如，当与0.312伏特的VIN进行比较时，SAR 102的值可以首先是0.5，然后是0.25，然后是0.375，然后是0.312，然后是0.281，然后是0.296，然后是0.304，然后是0.31，然后是0.311，最后是0.312。SAR 102输出当前的寄存器值到数模转换器（DAC）100，DAC接收一个参考电压VREF，将寄存器值转换成一个模拟电压VA。

输入模拟电压VIN被施加到采样保持电路（sample-and-holdcircuit）104，其采样并保持VIN的数值。例如，电容器可以由VIN进行充电，然后电容器与VIN隔离以保持模拟电压。从采样保持电路104采样的输入电压被施加到比较器106的反相输入（inverting input）。被转换的模拟电压VA被施加到比较器106的非反相输入。

比较器106比较被转换的模拟电压VA和被采样的输入电压，当被转换的模拟电压VA高于被采样的VIN时产生一个高输出，并且SAR102里的寄存器值很高。接着，SAR 102里的寄存器值可以减小。

当被转换的模拟电压VA低于被采样的输入电压时，比较器106产生一个低输出到SAR 102。SAR 102里的寄存器值很低。接着，SAR 102里的寄存器值可以在下一个循环被提高。

SAR 102里的寄存器值是一个N比特的二进制数值，D(N-1)是最高有效比特（MSB），D0是最低有效比特（LSB）。首先，SAR 102可以设置MSB D(N-1)，然后比较被转换的模拟电压VA和输入电压VIN，接着根据比较结果调整MSB和/或设置下一个MSB D(N-2)。设重复置和比较循环直到N个循环后LSB被设置。在最后一个循环之后，一个循环结束EOC信号被激活以显示循环完成。一个状态机或其它控制器可以与SAR 102一起使用或者包含在SAR 102内以控制次序。

DAC 100或采样保持电路104可以有一个电容器阵列。电容器有二进制加权数值，如1,2,4,8,16,32,…乘以一个最小的电容器尺寸。例如，一个6比特的DAC可以有一系列电容器1,2,4,8,16,32乘以一个最小电容C。更高解析度的DAC，如一个11比特的DAC，有更高的电容器值，如2^N-1=1024。

尽管这种电容器阵列DAC是有用的，大尺寸的MSB电容器需要转换大量的电荷。一个二进制加权的电容器阵列的总电容Ct是2^N*C，其中N是二进制比特的数目，而C是最小电容器的电容。

ADC的DAC部分的动态功率需求随着电容器阵列的总电容Ct的增加而增加，因为动态功率是f*Ct*V²，其中f是频率，V电压摆幅（voltageswing）。

最小电容器尺寸C可以被收缩以缩小电容器阵列的总电容，从而降低动态功率需求。最小电容器尺寸可能受制于加工工艺。例如，亚微米技术可以允许一个金属-金属的电容器有一个4*4um²的最小物理尺寸，其电容大约是16fF。

用于数据转换的采样保持电路的最小总电容器尺寸受制于热噪声（KT/C），其必须小于量化噪声

其中N是比特数，Vdd是电源电压。例如，一个1V电源电压、12比特ADC的量化噪声大约是5E-9，因此，热噪声需要的电容器远大于0.805pF，从而热噪声低于量化噪声。

通过减少电容器阵列内的比特数目，可以提高量化噪声限界例如，一个1V电源电压、10比特阵列的量化噪声限界是79.5nV²，而一个8比特ADC的量化噪声大约是1.27uV²。尽管通过从二进制加权的电容器阵列去除MSB可以提高热噪声，但总电容器尺寸会显著减小。例如，当去除2个MSB电容器时，其是最大的电容器，Ct从2¹²跌到2¹⁰C。因此，由于去除了MSB电容器，更小的二进制加权电容器有更低的电容。

通过从二进制加权电容器阵列去除MSB而提高热噪声，直到电容器引起的热噪声稍微低于或达到所需解析度的量化噪声的理论限界。

期望有一种ADC，其具有减小的总电容以降低动态功率。期望有一个SAR ADC的电容器阵列，其具有更小的二进制加权电容器阵列以降低电容，但仍然能达到目标解析度。一个有缩小尺寸的二进制加权电容器阵列和次级电压（sub-voltage）电容器阵列的ADC是令人期待的。

发明内容

为达到上述目的，本发明提供以下技术方案：

一种混合模数转换器ADC，所述混合模数转换器ADC包括：

第一电荷共享导线；

多个第一开关；

电容器的第一阵列，其有加权的电容值，其中在第一阵列里的第一阵列电容器连接到第一电荷共享导线和多个第一开关；

第一模拟输入，有一个模拟输入电压；

其中在采样阶段期间多个第一开关连接第一模拟输入到第一阵列电容器；

其中在采样阶段之后多个第一开关接收第一数字值来产生电压到第一阵列电容器；

一个次级电压电容器阵列，所述次级电压电容器阵列包括：

第一耦合电容器，其被连接在第一电荷共享导线和第一子采样节点之间，其中电荷是在第一阵列电容器和第一耦合电容器之间共享以在第一电荷共享导线上产生第一比较电压；

第一子采样电容器，其被耦合在第一子采样节点和第一数字子值接收端之间；

第二耦合电容器，其被耦合在第一子采样节点和第二子采样节点之间；

第二子采样电容器，其被耦合在第二子采样节点和第二数字子值接收端之间；

一个比较器，其接收第一比较电压，并比较第一比较电压和第二比较器输入以产生一个比较输出；和

控制逻辑部件，用于在第一比较运算次序期间调整第一数字值到多个开关，并用于检查在第一比较运算次序期间来自比较器阶段的比较输出以确定第一数字值，其近似表示所述模拟输入电压；

控制逻辑部件，还用于在第一比较运算次序完成之后且在最终的比较运算次序期间，调整第一数字子值和第二数字子值，并用于在最终的比较运算次序期间检查来自比较器阶段的比较输出以确定一个最终数字值，其比第一数字值更精确地表示所述模拟输入电压；

其中最终数字值包括第一个数字值作为最高效比特MSB和第一数字子值和第二数字子值作为最低效比特LSB；

由此，从第一阵列电容器所产生的最高效比特MSB，和从第一和第二子采样电容器产生的最低效比特LSB，产生最终数字值；第一阵列电容器有采样第一模拟输入的加权电容值；第一和第二子采样电容器通过不采样第一模拟输入的第一耦合电容器进行耦合。

一种子采样模数转换器ADC，所述子采样模数转换器ADC包括：

一个次级电压电容器阵列，所述次级电压电容器阵列包括多个串联的子采样单元，每个子采样单元包括：

一个浮动节点，其仅被连接到电容器，不被连接到晶体管或开关；

一个子采样电容器，其被耦合到第一板上的浮动节点，并在转换阶段期间在第二板上接收由数字子数值控制的一个电压，不采样次级电压电容器阵列的一个模拟输入电压；

一个耦合电容器，被耦合在一个当前子采样单元的浮动节点和下一个子采样单元之间，耦合电容器耦合靠近子采样单元；

其中耦合电容器的电容值是子采样电容器的最小电容值的2倍，其中在穿过耦合电容器时浮动节点上的电压摆幅被减半；

第一电荷共享导线，其被连接到次级电压电容器阵列里多个子采样单元的最高效比特的耦合电容器，第一电荷共享导线产生第一比较电压；

第一接地开关，用于在采样阶段期间将第一电荷共享导线接地；

第二电荷共享导线，其产生第二比较电压；

一个二进制加权电容器阵列，有多个电容器，其第一板被连接到第一电荷共享导线，其中二进制加权电容器阵列里的电容器的电容值以2倍增加，并表示为2ⁱ乘以C，其中C是最小电容值，而i是一个非负整数；

第一模拟输入；

多个第一开关，其在采样阶段期间连接第一模拟输入到二进制加权电容器阵列里的多个电容器的第二板，并在转换阶段期间接收数字值以产生电压到第二板；

一个逐次逼近寄存器SAR，其存储数字值作为最高效比特MSB，并存储数字子值作为最低效比特LSB，其中数字值被用于多个第一开关以控制二进制加权电容器阵列，并且在转换阶段期间数字子值被用于次级电压电容器阵列里的子采样电容器；

一个比较器，其被耦合到第一电荷共享导线，用于比较第一比较电压和第二比较电压以产生一个比较输出；和

一个时序器，用于调整逐次逼近寄存器SAR里的数字值和数字子值以产生一个最终数值以对应比较输出，最终数值表示第一模拟输入上的一个模拟电压，最终数值包括数字值和数字子值。

一种模数转换器ADC，所述模数转换器ADC包括：

逐次逼近寄存器SAR装置，用于存储一个M+N+2有效比特的数字值，其表示一个模拟电压；

其中M和N是非负整数；

第一模拟输入装置，用于接收第一模拟电压；

第一共享节点装置，用于产生第一比较电压；

第一二进制加权电容器阵列装置，用于转移电荷到第一共享节点装置以对应来自逐次逼近寄存器SAR装置的数字值，其被施加到电容值为2ⁱ乘以C的电容器，其中C是最小电容值，而i是一个在0和M之间的非负整数；

第一开关装置，用于在采样阶段期间连接第一模拟输入装置到第一二进制加权电容器阵列装置里的电容器，并用于在采样阶段之后在转换阶段期间接收来自逐次逼近寄存器SAR装置的M+2个数字值来产生电压到第一二进制加权电容器阵列装置里的电容器；

其中第一二进制加权电容器阵列装置包括两个电容器，每个都有最小电容值，但受来自逐次逼近寄存器SAR装置的不同有效比特的控制；

次级电压电容器阵列装置，用于调整第一共享节点装置上的第一比较电压，而不采样第一模拟输入装置，次级电压电容器阵列装置包括多个串联的子采样单元，每个子采样单元包括：

一个浮动节点，其仅被连接到电容器，不连接到晶体管或开关；

一个子采样电容器，其被耦合到第一板上的浮动节点，并在转换阶段期间在第二板上接收一个由数字子值控制的电压，并在采样阶段期间在第二板上接收一个固定电压，但不采样模拟输入电压；

一个耦合电容器，其被耦合在一个当前子采样单元的浮动节点和下一个子采样单元之间，耦合电容器耦合靠近子采样单元；

其中耦合电容器的电容值是最小电容值C的2倍，其中当穿过耦合电容器时在浮动节点上的电压摆幅被减半；

其中第一共享节点装置被连接到次级电压电容器阵列装置内多个子采样单元的最高效比特的耦合电容器；

其中次级电压电容器阵列装置接收由存储在逐次逼近寄存器SAR装置内的N个最低效比特数字子值产生的电压；

第一接地开关装置，用于在采样阶段期间将第一共享节点装置接地；

第二模拟输入装置，用于接收第二模拟电压；

第二共享节点装置，用于产生第二比较电压；

第二二进制加权电容器阵列装置，用于转移电荷到第二共享节点装置，以对应校验值，其被施加到电容值为2ⁱ乘以C的电容器，其中C是最小电容值，而i是一个在0和M之间的整数；

第二开关装置，用于在采样阶段期间连接第二模拟输入装置到在第二二进制加权电容器阵列装置里的电容器，并用于在采样阶段之后在转换阶段期间连接校验值到在第二二进制加权电容器阵列装置里的电容器；

其中第二二进制加权电容器阵列装置包括2个电容器，每个都有最小电容值，但受不同有效校验比特的控制；

比较装置，用于比较第一比较电压和第二比较电压以产生一个比较输出；和

时序装置，用于调整存储在逐次逼近寄存器SAR装置里的数字值以对应比较输出；

其中来自逐次逼近寄存器SAR装置的M+2最高效比特被用于第一开关装置以控制第一二进制加权电容器阵列装置里的电容器的电荷共享；

其中来自逐次逼近寄存器SAR装置的N个最低效比特被用于次级电压电容器阵列装置。

附图说明

图1显示一个逐次逼近寄存器的ADC；

图2是一个具有缩小二进制加权电容器阵列和次级电压电容器阵列的SAR ADC的示意图；

图3A-B显示具有缩小二进制加权电容器阵列和次级电压电容器阵列的SARADC的运作；

图4显示一个更大更通用的具有缩小二进制加权电容器阵列和次级电压电容器阵列的SAR ADC；

图5是对次级电压电容器阵列内的电容器进行预充电的另一个实施例；

图6是另一个具有互补次级电压电容器阵列的实施例；

图7是另一个用于校验的线性电容器阵列的实施例；

图8是另一个使用亚二进制基数用于次级电压电容器阵列的实施例。

具体实施方式

本发明涉及模数转换器（ADC）的改进。以下描述使本领域技术人员能够制作和使用如在特定应用及其要求的上下文里所述的本发明。对本领域技术人员而言，对优选实施例的各种修改是显而易见的，并且在此所定义的通用规则可以被实施到其它实施例。所以，本发明不是意在受制于所述和所示的特定实施例，而是符合与在此披露的规则和新颖性特征一致的范围。

发明者已经认识到，减少二进制加权电容器阵列内的比特数目能够降低总电容和动态功率。但是，减小比特数目也会降低解析度。

发明者已经认识到，二进制加权电容器阵列和非加权电容器阵列的组合能够提供一个期望的解析度，但仍然可以降低总电容和动态功率。二进制加权电容器阵列和非加权电容器阵列是通过一个耦合电容器（coupling capacitor）被连接在一起。耦合电容器的尺寸是最小电容器尺寸的两倍，所以，连接非加权电容器阵列的电压是它们经过耦合电容器时的一半。因此，非加权电容器阵列是一个次级电压电容器阵列。

一个缩小的二进制加权电容器阵列确定最小电容器尺寸。然后，该最小电容器尺寸被用于次级电压电容器阵列，其所有开关电容器具有相同最小电容器值。这些开关电容器通过一个2C耦合电容器，与二进制加权电容器阵列间隔开。由于耦合电容器有双倍的电容值，开关电容器对二进制加权电容器阵列的一半或更少最小电容器尺寸有影响。因此，次级电压电容器阵列充当具有更高解析度的二进制比特，其有效比特少于二进制加权电容器阵列的LSB（最小电容器）。

在次级电压电容器阵列内，通过其它耦合电容器，每个数值为2C，次级电压电容器被互相间隔开。因此，每个相连次级电压电容器影响1/2的先前次级电压电容器。连续的次级电压电容器的有效数值是二进制加权电容器阵列内最小电容器的1/2,1/4,1/8,1/16等。

图2是一个有缩小二进制加权电容器阵列和次级电压电容器阵列的SAR ADC的示意图。二进制加权电容器阵列402、404每个都有比ADC解析度更少的比特。ADC的解析度是由存储在逐次逼近寄存器（SAR）206内的二进制比特数目确定的。例如，SAR 206可以存储5个比特，但二进制加权电容器阵列402、404每个仅接收3个比特。来自SAR 206的其它2个比特被发送到次级电压电容器阵列406。

SAR 206的最高有效比特（MSB）被用于二进制加权电容器阵列402、404，而SAR 206的最低有效比特（LSB）被用于次级电压电容器阵列406。

由于二进制加权电容器阵列402、404仅接收MSB，与SAR 206里解析度的比特数目相比，二进制加权电容器阵列402、404的尺寸被缩减。当2个LSB被用于次级电压电容器阵列406时，二进制加权电容器阵列402、404的二进制比特数目减少2。从二进制加权电容器阵列402、404去除两个最大的电容器，从而能够显著地减小电容。

二进制加权电容器阵列402有开关32,33,34，其在第一采样阶段期间将输入电压VINP切换到电容器22，23，24的底板，在转换阶段期间从SAR 206切换MSB比特X2，X3，X4。接地开关112在采样阶段S1期间闭合，在转换阶段S2期间断开。电容器22，23，24的顶板连接到比较器200的非反相输入，并产生电压VX。电容器23的电容为C，电容器24的电容为2C，随后，相连电容器的电容为4C,8C,16C,32C,64C，…（图中未显示），电容器22，23，…以二进制权重增加或是最小电容器尺寸C的倍数。电容器22，23都有最小电容器尺寸C。电容器22充当一个代理端接电容器（surrogate termination capacitor），其在转换阶段期间转换电荷。

在转换阶段S2期间，SAR 206的LSB被用于次级电压电容器阵列406里的次级电压电容器18，20，21的底板。在采样阶段S1期间，底板被接地。在采样阶段S1期间，可以使用开关（图中未显示），或SAR206可以输出接地信号给X1，X0，XT。控制逻辑204能够产生控制信号如S1，S2，并调整SAR 206里的数值以对应比较器200的比较结果。一旦已经调整了SAR 206里的所有比特，可以取消一个繁忙信号以显示转换已经完成。

耦合电容器12将次级电压电容器阵列406耦合到二进制加权电容器阵列402里的电容器22，23，24的顶板。最小电容器尺寸C用于二进制加权电容器阵列402里的电容器22，23，以及次级电压电容器阵列406里的次级电压电容器18，20，21。但是，由于耦合电容器12的电容值是双倍电容值2C，次级电压电容器21的有效电容是标称电容的一半，即1/2C。当X1摆动1伏特时，仅有0.5*C的电荷穿过耦合电容器12移到节点VX。因此，次级电压电容器21的电压摆幅被耦合电容器12减半。电容C仅有0.5C影响VX。

第二耦合电容器14连接在次级电压电容器20，21之间。第二耦合电容器14也将电压效应减半。因此，当X0被施加到次级电压电容器20的底板时，摆幅为1伏特，仅有0.5*C的电荷移动穿过第二耦合电容器14。接着，仅有一半的电荷移动穿过耦合电容器12到节点VX。所以，次级电压电容器20的电压摆幅通过耦合电容器12，14之后仅有四分之一。电容C仅有0.25*C影响VX。次级电压电容器20的有效电容是标称电容的四分之一，即1/4C。

以上电容器24，23，22，21，20的有效电容分别是在二进制加权电容器阵列402里的2C，C，C和在次级电压电容器阵列406里的1/2C，1/4C。尽管最小电容尺寸是C，1/4C的有效电容器尺寸是可得到的。由上述最小电容尺寸C产生的二进制加权电容器阵列402里的总电容可以根据热噪声要求进行设置，热噪声小于数据转换器的量化噪声。例如，当M是存储在SAR 206里的总解析度时，2个LSB用于次级电压电容器阵列406，仅有M-2个比特用于二进制加权电容器阵列402。从而减小总电容，降低动态功率。

在转换阶段S2期间，次级电压电容器18充当一个端接电容器，而在采样阶段S1期间，电容器22充当一个代理电容器。电容器52也充当二进制加权电容器阵列404的末端（termination）。

二进制加权电容器阵列404有开关62，63，64，其在第一采样阶段期间将输入电压VINN切换到电容器52，53，54的底板，并在转换阶段期间切换来自SAR 206的MSB比特Y2，Y3，Y4。接地开关114在采样阶段期间闭合，并在转换阶段期间S2断开。电容器52，53，54的顶板连接到比较器200的反相输入，产生电压VY。电容器53的电容为C，电容器54的电容为2C，然后相连电容器（图中未显示）的电容分别是4C,8C,16C,32C,64C,…，电容器53，54，…以二进制权重增加或是最小电容尺寸C的倍数。电容器52，53都有最小电容器尺寸C。电容器52充当一个端接电容器，在转换阶段期间转移电荷。

一个差分模拟输入电压被施加到输入VINP，VINN。如果使用一个单端模拟电压，其可以被施加到VINP，一个固定电压如接地电压或VDD/2可以被施加到VINN。二进制加权电容器阵列402，404可以充当采样保持电路104，而二进制加权电容器阵列402，404和次级电压电容器阵列406充当图1的DAC 100。

SAR 206可以存储每个MSB如X4和Y4的2个副本，或它们是相同比特或被调整到一个校正数值。在转换期间，Y4和X4可以是相同数值，但是，在控制逻辑完成比较决定之后，Y4和X4将变成1和0对或0和1对。这是因为该架构用于完全差分输入，其中输入信号的摆幅不同。

图3A-B显示具有缩小二进制加权电容器阵列和次级电压电容器阵列的SARADC的运作。采样阶段S1在图3A内显示，而转换阶段S2在图3B内显示。

在图3A内，接地开关112，114在采样阶段S1期间闭合，将电荷共享导线VX，VY接地。如果期望的话，这些导线可以通过晶体管或其它开关使其相等（图中未显示）。差分输入VINP，VINN保持模拟电压，其被转换成在SAR 206里的一个数字值。通过开关32，33，34，VINP被施加到电容器22，23，24的底板，而VINN在采样阶段S1期间通过开关62，63，64被施加到电容器52，53，54的底板。

被采样的模拟电压VINP仅被施加到二进制加权电容器阵列402，404。VINP不被施加到次级电压电容器阵列406。相反，次级电压电容器18，20，21的底板在采样阶段S1期间被接地（或被连接到VDD）。SAR 206或控制逻辑204在S1期间可以将X1，X0，XT接地，或可以使用开关（图中未显示）。在采样阶段S1期间，模拟电压VINP被存储作为二进制加权电容器阵列402里的电容器22，23，24上的电荷。

耦合电容器12和第二耦合电容器14之间的节点被设置成浮动的，跟第二耦合电容器14和次级电压电容器18，20之间的节点一样。如果在阶段S2期间连接这些节点时，浮动这些节点能够减少可能发生在开关或晶体管上的渗漏。由于这些节点被耦合电容器12间隔开，在这些节点上的实际电压是不重要的。由于X1，X0，XT在阶段S1期间都被接地，节点VX也被接地，次级电压电容器阵列406在采样阶段S1期间被有效归零。通过接地导线，由浮动节点引起的任何电压偏移都被抵消。

在采样期间，被连接到采样电压VINP的最小电容器是电容器22，23，其有最小电容器尺寸C。二进制加权电容器阵列402的热噪声确定该最小电容器尺寸。由于被用于二进制加权电容器阵列402的二进制比特数目通过增加用于次级电压电容器阵列406的比特而减小，热噪声接近量化噪声，允许C更小，小于对于一个完全尺寸的二进制加权电容器阵列。一半尺寸或四分之一尺寸的电容器都不需要，即使有效解析度是四分之一，其通常是由二进制加权电容器阵列402单独支持。

在图3B内，在转换阶段S2期间，接地开关112，114被断开，浮动节点VX，VY，并允许其电压随着其共享电荷而变化。开关32，33，34切换以断开VINP而从SAR 206连接二进制比特X4，X3，X2到电容器24，23，22。开关62，63，64切换以断开VINN而从SAR 206连接二进制比特Y4，Y3，Y2到电容器54，53，52。信号Y2和XT被接地，使得电容器52，18充当端接电容器。这些信号Y2，XT可以由控制逻辑204产生，因为它们不一定要被存储为SAR 206里的有效比特。SAR 206的LSBX1，X0被用于次级电压电容器21，20的底板。

二进制数值X4:X2和Y4:Y3的高低电压使电荷在连接到共享电荷导线VX，VY的电容器之间移动或共享。VX，VY的电压对应二进制数值发生改变。SAR 206里的数值可以被逐次改变以测试数字值，直到发现一个最佳匹配。例如，首先，可以设置MSB，并将所有LSB清除归零。当比较器200显示VX大于VY时，模拟电压被超出，MSB可以被清除，设置下一个MSB，再进行比较。当比较器200显示VX不大于VY时，那么跳过设置MSB，测试下一个MSB。逐次测试更低有效比特，直到LSB被测试，并且找到SAR 206的最终数值。

当X1被测试时，X1的高或低电压将电荷从电容器21移向耦合电容器12。由于耦合电容器12的电容是电容器21，22的两倍，移动电荷量Q在导线VX上仅产生一半的电压摆幅V，因为Q=CV，或Q=2C*V/2。因此，二进制比特X1在导线VX上仅产生1/2电压摆幅，如二进制比特X2一样。

当X0被测试时，X0的高或低电压将电荷从电容器20移向第二耦合电容器14。由于第二耦合电容器14的电容是电容器20，21，22的两倍，移动电荷数量Q在耦合电容器12和第二耦合电容器14之间的浮动节点上仅产生一半的电荷摆幅，即V/2。接着，耦合电容器12还将该电压摆幅降到其一半，从而移动电荷量Q在导线VX上仅产生四分之一的电压摆幅V。因此，二进制比特X0在导线VX上仅产生1/4电压摆幅，如二进制比特X2一样。

尽管模拟电压VINP，VINN被向下采样到X2和Y2的解析度，在转换期间，保留在导线VX和VY上的被采样电压还被分解多两个比特，X1，X0，提高解析度多2个LSB。

在采样期间（图3A），模拟电压VINP，VINN仅被施加到二进制加权电容器阵列402，404，而在转换期间（图3B），SAR 206里的数字值被用于次级电压电容器阵列406和二进制加权电容器阵列402，404。

图4显示一个更大、更通用的具有缩小二进制加权电容器阵列和次级电压电容器阵列的SAR ADC。SAR 206为M-比特ADC存储M个有效比特XM:X0。最低的N个比特是仅被用于次级电压电容器阵列406而未被用于二进制加权电容器阵列402，404的LSB。

LSB,X0控制一个有效电容1/2^NC。例如，当N是4时，X3,X2,X1,X0被用于次级电压电容器阵列406，X0在节点VX上产生的电压仅是电容器22，23产生的电压的1/16。注意到，电容器在VX上产生相同的电压，即使它们具有不同的有效比特。这是因为电压差（VX-VY）可以单独通过LSB从X(N-1)到X(0)进行调整，而不需要调整Y(N-1)，…,Y(0)。

MSB，从X(N)到X(M)被用于二进制加权电容器阵列402里的开关32，33，34，35，36，并控制具有电容值C,C,2C,4C,8C,…,2^MC的二进制加权电容器22，23，24，25，26。同样，MSB，从Y(N)到Y(M)被用于二进制加权电容器阵列404里的开关62，63，64，65，66，并控制具有电容值C,C,2C,4C,8C,…,2^MC的二进制加权电容器52，53，54，55，56。

当N是6而M是12时，6个比特X5:X0被用于次级电压电容器阵列406，6个比特X11:X6被用于二进制加权电容器阵列402。ADC的解析度是12比特，而二进制加权电容器阵列402，404仅是6-比特阵列。二进制加权电容器阵列里的电容器尺寸被大幅减小，并且动态功率、芯片面积和成本也被减小。

图5是另一个对次级电压电容器阵列里的电容器进行预充电的实施例。在采样阶段S1期间，开关410，412，414将功率VDD切换到次级电压电容器21，20，18的底板，并在转换阶段S2期间切换二进制比特X1，X0和信号XT。在转换阶段S2期间，信号XT可以被接地以允许电容器18充当一个端接电容器。预充电可以将数字值变换成一个范围，其产生更加令人期待的代码，如没有负数。

图6是另一个具有互补次级电压电容器阵列的实施例。补充次级电压电容器阵列408通过耦合电容器42连接到互补电荷共享导线VY。补充次级电压电容器阵列408以类似于次级电压电容器阵列406的方式运行，但接收二进制比特Y1，Y0和来自SAR 206的控制信号YT和/或控制逻辑204。

校验码Y1:YT可以存储在SAR 206或其它逻辑里，并被用于二进制加权电容器阵列404和补充次级电压电容器阵列408以提供一个正的或负的电压效应到VY上。校验码可以通过比较一个已知模拟电压而确定，并根据需要进行调整。补充次级电压电容器阵列408可以充当一个校验DAC。

图6为数学模型。

在采样阶段S1期间，在导线VX，VY上的电荷QX-，QY-是：

\begin{matrix} Q_{x}^{-} = C_{4} (0 - X_{4}^{-}) + C_{3} (0 - X_{3}^{-}) + C_{2} (0 - X_{2}^{-}) \\ Q_{y}^{-} = C_{4} (0 - Y_{4}^{-}) + C_{3} (0 - Y_{3}^{-}) + C_{2} (0 - Y_{2}^{-}) \end{matrix}

其中C4，C3，C2分别是电容器24，23，22的电容，其分别与电容器54，53，52的电容相同。在采样阶段S1期间，X4-是X4的电压，Y2-是Y4的电压等。

在转换阶段S2期间，在导线VX，VY上的电荷QX+，QY+是：

\begin{matrix} Q_{x}^{+} = C_{4} (V_{x} - X_{4}^{+}) + C_{3} (V_{x} - X_{3}^{+}) + C_{2} (V_{x} - X_{2}^{+}) + C_{12} (V_{x} - V_{x 1}^{+}) \\ Q_{y}^{+} = C_{4} (V_{y} - Y_{4}^{+}) + C_{3} (V_{y} - Y_{3}^{+}) + C_{2} (V_{y} - Y_{2}^{+}) + C_{12} (V_{y} - V_{y 1}^{+}) \end{matrix}

正号表示阶段S2，而负号表示阶段S1。节点X1是耦合电容器12和第二耦合电容器14之间的节点，而Y1是在耦合电容器42，44之间的类似节点（图6）。

使用保存的电荷和合并，Ceq是耦合电容器12的2C，c1eq=c0eq=c0=c1=c2=c3=C;c4=2C：

Vx \times (c 1 eq + c 4 + c 3 + c 2) = c 4 \cdot X 4 + c 3 \cdot X 3 + c 2 \cdot X 2 + \frac{{c 1}_{eq} \cdot c 1}{c 1 + c 0} \cdot X 1

+ \frac{{c 1}_{eq} \cdot {c 0}_{eq}}{c 1 + c 0 eq} \cdot \frac{c 0}{c 0 + ct} \cdot X 0 + \frac{{c 1}_{eq} \cdot {c 0}_{eq}}{c 1 + c 0 eq} \cdot \frac{ct}{c 0 + ct} \cdot Xt - (c 4 + c 3 + c 2) vinp

在以下的等式里，Y1，Y0，YT被看作是R1，R0，Rt。

Vy \times (c 1 eq + c 4 + c 3 + c 2) = c 4 \cdot Y 4 + c 3 \cdot Y 3 + c 2 \cdot Y 2 + \frac{{c 1}_{eq} \cdot c 1}{c 1 + c 0} \cdot R 1

+ \frac{{c 1}_{eq} \cdot {c 0}_{eq}}{c 1 + c 0 eq} \cdot \frac{c 0}{c 0 + ct} \cdot R 0 + \frac{{c 1}_{eq} \cdot {c 0}_{eq}}{c 1 + c 0 eq} \cdot \frac{ct}{c 0 + ct} \cdot Rt - (c 4 + c 3 + c 2) vinn

例如，当c1eq=c0eq=c0=c1=c2=c3=C;c4=2C时：

Vx \times (5) = 2 \cdot X 4 + 1 \cdot X 3 + 1 \cdot X 2 + \frac{1}{2} \cdot X 1 + \frac{1}{4} \cdot X 0 + \frac{1}{4} \cdot Xt - (4) vinp

Vy \times (5) = 2 \cdot Y 4 + 1 \cdot Y 3 + 1 \cdot Y 2 + \frac{1}{2} \cdot R 1 + \frac{1}{4} \cdot R 0 + \frac{1}{4} \cdot Rt - (4) vinn

图7是另一个具有线性电容器阵列用于进行校验的实施例。补充二进制加权电容器阵列404沿着导线VY直接连接到线性电容器410，而不需要耦合电容器。校验电容器49，50，51有相同的最小电容值C，并有校验值R0，R1，…，R(N-1)。校验值可以被存储在SAR 206或一些其它寄存器里。电容器48充当端接电容器。通过驱动高或低电压在这些校验电容器上，可以直接添加一个校验值到导线VX。

图8是另一个使用亚二进制基数（sub-binary radix）用于次级电压电容器阵列的实施例。在本实施例里，耦合电容器12和第二耦合电容器14的电容值不是2。相反，耦合电容值被设置为一个中间数值，如最小电容C的1.5或1.7倍。

次级电压电容器21在电荷共享导线VX上建立的电压效应是1/X，其中X是在1和2之间，并且耦合电容器12的电容是XC。

次级电压电容器20在电荷共享导线VX上建立的电压效应是1/X²，其中X是在1和2之间，耦合电容器12和第二耦合电容器14的电容是XC。使用亚二进制基数使得设计者能够调整次级电压电容器阵列409的影响。

其它实施例

发明者补充一些其它实施例。例如，二进制加权电容器阵列可能是温度计式加权的，或使用格雷编码或一些其它权重安排。SAR 206的二进制比特（图2-8）可以与诸如来自控制逻辑204或时序器或多阶段非重叠时钟的其它控制或时序信息合并。例如，一个16比特的二进制数值10…010使一个开关将一个32KC电容器连接到VDD，VREF或一些其它高电压，使下一个开关将一个16KC电容器连接到地面或一些其它低电压，…，使一个开关将一个C电容器22接地。X1连接C电容器21到高电压，而X0将C电容器20接地。

SAR 206内寄存器数值里的比特数目可以被调整以达到期望的准确性。例如，当N是16比特而VREF是2伏特时，LSB表示30微伏特，其是ADC的精度。不同的比特数目可以取代不同的精度，比特数目可以是固定的或可变的。

一些实施例可以不使用所有的部件。例如，在一些实施例里，可以被添加或者去除开关。可以使用不同类型的开关，如2-路开关或3-路开关。复用器可以被使用作为开关。输入电阻可以被添加到VINP，VINN或使用更复杂的输入滤波器。可以使用多级开关，如2-路开关进行切换，然后一个总开关连接VDD或GND到这些2-路开关。

尽管已经描述了二进制加权电容器，也可以用其它权重替代，如十进制加权电容器，素数加权电容器，或线性加权电容器，或八进制加权电容器。数字值可以在这些其它号码系统里，如八进制号码，而不是二进制号码。

根据所需，可以互相交换反相和非反相输入，但不会改变整体功能，因此可以被看作是等同物。在转换阶段期间穿过开关的数字值可以被直接加到开关，作为数据穿过开关，或控制开关。更复杂的开关可以使用数字值来产生高和低电压，其通过复杂开关被施加到电容器。通过开关连接数字值到电容器的其它实施例也是可能的。

在不同情况下电阻和电容值可以发生变化。可以添加电容器、电阻器和其它滤波器元件。开关可以是n-通道晶体管、p-通道晶体管、或具有并联n-通道和p-通道晶体管的传输门，或更复杂的电路，无论是有源的还是无源的，放大的或者非放大的。

在各个节点可以添加额外部件，如电阻器、电容器、电感器、晶体管等，并且也可以出现寄生元件。可以使用额外晶体管或其它方式来激活和停用电路。可以添加传输门晶体管或传输门用作隔离。

可以增加倒置或额外缓冲。在电路仿真或现场测试之后，可以选择晶体管和电容器的最终尺寸。金属掩膜选项或其它可编程元件可以被用来选择最终的电容器、电阻器、或晶体管尺寸。电容器可以被并联连接在一起以建立更大的电容器，并在一些电容器尺寸中间有相同的边际效应或边缘效应。

可以比较一个参考电压和单个模拟电压，或可以比较一个差分模拟电压。差分输入电压可以被锁存，然后被锁存的单端电压与DAC电压进行比较。第一电压可以通过一个电容器进行采样，然后第二电压可以通过相同电容器进行采样。差值电荷通过放大器的反馈被存储在另一个电容器上。另一种比较差分模拟电压的方法是将差分放大器放在有预定增益的输入上。虽然可以使用运算放大器（op amp），但也可以使用其它类型的比较器，如非放大比较缓冲器。

不同于有两个二进制电容器阵列，对V+导线可以仅使用一个阵列，有一个单电压，如接地电压或Vref，或在V-导线上有一些电容器。在模拟输入导线VINP，VINN上的负载被减小，因为模拟输入不被施加到由次级电压电容器阵列406分解的LSB。在模拟输入上的负载是来自二进制加权电容器阵列402，404。

一个均衡开关可以被添加在VX和VY之间。两个接地开关可以被使用在比较器200的输入的真和补输入线上。不同于接地，一些开关可以连接到另一个固定电压，如VDD或VDD/2。

本发明背景可以包括有关本发明问题或环境的背景信息，而不是其他人描述的现有技术。因此，背景部分包括的材料并不仅仅是申请者所承认的现有技术。

在此所述的任何方法或过程可以是机器实施或计算机实施，意在通过机器、计算机或其它装置执行，但并不是意在仅通过人而不需要机器协助来执行。产生的可见结果可以包括报告或在显示器装置上其它机器产生的显示，如计算机监控器、投影装置、音频产生装置、或相关媒体装置，并可以包括硬拷贝打印输出，其也可以是机器产生的。其它机器的计算机控制是另一个可见结果。

描述的任何优势和优点可能不适用于本发明的所有实施例。当在权利要求项目里描述“装置”时，申请者意指权利要求项目都符合35USCSect.112,段落6。在“装置”之前经常有一个或多个词语的标记。在“装置”之前的词语是一个意指参照权利要求元素的标记，而不是意指传达一个结构限制。这种装置加功能的权利要求不仅覆盖在此所述的用来执行功能的结构及其等价物，还包括等同结构。例如，尽管钉子和螺丝有不同的结构，但它们是等同结构，因为它们都能够执行固定的功能。不使用“装置”的权利要求不是意指符合35USC Sect.112,段落6。信号通常是电信号，但可以是诸如在光线电缆上载有的光信号。

前面已经描述了本发明的实施例。由此披露，并不是意指排他性的或限制本发明。在以上教义的精神下许多改进和变化是可能的。本发明范围不受限于详细详述，而是受制于所附的权利要求。

Claims

1.一种混合模数转换器ADC，所述混合模数转换器ADC包括：

第一电荷共享导线；

多个第一开关；

第一模拟输入，有一个模拟输入电压；

一个次级电压电容器阵列，所述次级电压电容器阵列包括：

所述控制逻辑部件还用于在第一比较运算次序完成之后且在最终的比较运算次序期间，调整第一数字子值和第二数字子值，并用于在最终的比较运算次序期间检查来自比较器阶段的比较输出以确定一个最终数字值，其比第一数字值更精确地表示所述模拟输入电压；

2.根据权利要求1所述的混合模数转换器ADC，还包括：

一个逐次逼近寄存器SAR，其存储第一数字值、第一数字子值、和第二数字子值；

其中在第一比较运算次序期间控制逻辑部件更新在逐次逼近寄存器SAR里的第一数字值；

其中在最终比较运算次序期间控制逻辑部件更新在逐次逼近寄存器SAR里的第一数字子值和第二数字子值；

其中逐次逼近寄存器SAR输出第一数字值、第一数字子值、和第二数字子值作为最终数字值，其表示在比较运算次序结束时的模拟输入电压。

3.根据权利要求2所述的混合模数转换器ADC，其中第一子采样电容器和第二子采样电容器各自有一个最小电容值；

其中在电容器的第一阵列里的最小电容器有最小电容值；

其中第一耦合电容器和第二耦合电容器各自有一个耦合电容值，其大于最小电容值。

4.根据权利要求3所述的混合模数转换器ADC，其中所述耦合电容值是最小电容值的两倍。

5.根据权利要求3所述的混合模数转换器ADC，其中所述耦合电容值是最小电容值的X倍，其中X是在2.0和1.0之间的数。

6.根据权利要求5所述的混合模数转换器ADC，其中电容器的第一阵列包括有二进制加权电容值的第一阵列电容器；

其中第一阵列电容器的电容值是最小电容值的1,2,4,8，…,2^M倍，其中M是一个非负整数，表示在电容器的第一阵列里的第一阵列电容器数目；

其中最终数字值有M+4个有效二进制比特。

7.根据权利要求6所述的混合模数转换器ADC，所述混合模数转换器ADC还包括：

第一接地开关，在采样阶段期间被激活以将第一电荷共享导线接地。

8.根据权利要求7所述的混合模数转换器ADC，其中第一子采样节点是一个未被驱动接地的浮动节点；

其中第二子采样节点是一个未被驱动接地的浮动节点；

由此，通过浮动子采样节点可以最小化渗漏。

9.根据权利要求6所述的混合模数转换器ADC，所述混合模数转换器ADC还包括：

多个子开关，被耦合到第一子采样电容器和第二子采样电容器，用于在采样阶段期间驱动一个固定电压到第一和第二子采样电容器上，并用于在转换阶段期间驱动第一数字子值来产生电压到第一子采样电容器，并用于在转换阶段期间驱动第二数字子值来产生电压到第二子采样电容器。

10.根据权利要求9所述的混合模数转换器ADC，其中固定电压是接地电压或电源电压。

11.根据权利要求6所述的混合模数转换器ADC，所述混合模数转换器ADC还包括：

一个端接子采样电容器，其被耦合在第二子采样节点和控制所述端接子采样电容器的第一端接控制信号输入点之间；

其中端接子采样电容器有最小电容值。

12.根据权利要求6所述的混合模数转换器ADC，所述混合模数转换器ADC还包括：

第二电荷共享导线，载有第二比较电压，并被连接到第二比较器输入；

第二接地开关，在采样阶段期间被激活以将第二电荷共享导线接地；

多个第二开关；

电容器的第二阵列，有加权电容值，其中第二阵列里的第二阵列电容器连接到第二电荷共享导线和多个第二开关；

第二模拟输入，有第二模拟输入电压；

其中在采样阶段期间多个第二开关连接第二模拟输入到电容器的第二阵列；

其中在采样阶段之后多个第二开关接收第二数字值来产生电压到电容器的第二阵列；

其中第二数字值是校验值。

13.根据权利要求12所述的混合模数转换器ADC，其中第二模拟输入连接到一个参考电压，或其中第一模拟输入和第二模拟输入连接到一个差分模拟输入。

14.根据权利要求12所述的混合模数转换器ADC，所述混合模数转换器ADC还包括：

一个线性电容器阵列，其被耦合到第二电荷共享导线，线性电容器阵列有多个电容器，其各自有最小电容值，并被连接在一个校验比特和第二电荷共享导线之间。

15.根据权利要求12所述的混合模数转换器ADC，所述混合模数转换器ADC还包括：

一个校验次级电压电容器阵列，其被耦合到第二电荷共享导线，校验次级电压电容器阵列与次级电压电容器阵列有相同结构的耦合电容器和子采样电容器；

其中校验控制次级电压电容器阵列电压的第一数字子值和第二数字子值是一个校验值的最低效比特LSB。

16.一种子采样模数转换器ADC，所述子采样模数转换器ADC包括：

一个耦合电容器，被耦合在一个当前子采样单元的浮动节点和下

一个子采样单元之间，耦合电容器耦合靠近子采样单元；

其中耦合电容器的电容值是子采样电容器的最小电容值的2倍，

其中在穿过耦合电容器时浮动节点上的电压摆幅被减半；

第二电荷共享导线，其产生第二比较电压；

第一模拟输入；

多个第一开关，其在采样阶段期间连接第一模拟输入到二进制加权电容器阵列里的多个电容器的第二板，并在转换阶段期间接收数字值来产生电压到第二板；

17.根据权利要求16所述的子采样模数转换器ADC，其中次级电压电容器阵列还包括：

一个端接子采样电容器，其被耦合到次级电压电容器阵列里多个子采样单元的最低效比特的浮动节点，端接子采样电容器有最小电容值，并有第二板，其在转换阶段期间被接地。

18.根据权利要求16所述的子采样模数转换器ADC，所述子采样模数转换器ADC还包括：

第二接地开关，用于在采样阶段期间将第二电荷共享导线接地；

第二二进制加权电容器阵列，有多个电容器，其第一板被连接到第二电荷共享导线，其中第二二进制加权电容器阵列里的电容器的电容值以2的倍数增加，并表示为2ⁱ乘以C，其中C是最小电容值，而i是一个非负整数；

第二模拟输入；

多个第二开关，其在采样阶段期间连接第二模拟输入到第二二进制加权电容器阵列里的多个电容器的第二板，并在转换阶段期间连接校验值到第二板；

其中第二电荷共享导线被连接到比较器。

19.根据权利要求16所述的子采样模数转换器ADC，所述子采样模数转换器ADC还包括：

第二次级电压电容器阵列，所述第二次级电压电容器阵列包括多个串联的子采样单元，每个子采样单元包括：

一个子采样电容器，其被耦合到在第二板上的浮动节点，并在转换阶段期间接收在第二板上由校验子值控制的一个电压，并在采样阶段期间接收在第二板上的一个固定电压，并且不采样第二次级电压电容器阵列的第二模拟输入；

一个耦合电容器，其被耦合在一个当前子采样单元的浮动节点和下一个子采样单元之间，耦合电容器被耦合靠近子采样单元；

其中耦合电容器的电容值是子采样电容器的最小电容值的2倍，其中当穿过耦合电容器时在浮动节点上的电压摆幅被减半；

其中第二电荷共享导线被连接到第二次级电压电容器阵列里的多个子采样单元的最高效比特的耦合电容器，第二电荷共享导线产生第二比较电压。

20.一种模数转换器ADC，所述模数转换器ADC包括：

其中M和N是非负整数；

第一模拟输入装置，用于接收第一模拟电压；

第一共享节点装置，用于产生第一比较电压；

其中次级电压电容器阵列装置接收由存储在逐次逼近寄存器SAR装置内的N个最低效比特数字子值控制的电压；

第二模拟输入装置，用于接收第二模拟电压；

第二共享节点装置，用于产生第二比较电压；