CN101366181B - 高速传输系统 - Google Patents

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Abstract

一种高速传输系统，包括至少一个发送器(10d)，用于把来自所述发送器的多个采样转换字并行地组装成数据包的缓冲电路(50)，用于给所述数据包添加标记字(48)以使所述数据包成帧的标记电路；以及用于在添加所述标记字之前或之后利用嵌入式时钟串行化所述数据包以便传输的串行化(54)电路。

Description

高速传输系统
相关申请的交叉参考
本申请要求2005年9月15日申请的美国临时申请No.60/717,312的权益，该申请通过引用合并于此。
技术领域
本发明涉及一种高速传输系统，更具体而言，在一种实施方式中涉及一种高速模数转换器(ADC)系统。
背景技术
数字数据传输能够以并行模式、串行模式或两者结合的方式实现。并行模式是最简单的实现模式，但是它要求的互连线路最多，这要求更多的空间和复杂的路由，通常还要求更多的能量。串行传输只需要一根数据线，这意味着较少的空间和简化的路由，并通常伴随着能量节省。然而，串行数据传输确实要求每根数据线的速度更高，并且其实现比并行传输的实现要复杂得多。传统上，模数转换器(ADC)提供高速并行输出给用例如FPGA或ASIC实现的接收器。N位的ADC具有N条线路或引脚(对于差分系统，为2N个引脚)，这N条线路或引脚将该ADC连接到FPGA。对于M个转换器来说，将有M×N(或M×2N)个引脚。ADC的数目M越大和ADC分辨率N越高，则引脚的个数越多。输出引脚数目越大，使得到接收器的路由更复杂。由于驱动并行输出引脚所必需的输出驱动器的数量，使得功率要求很高。输出数据时钟需要一个(或两个)更多引脚。在并行配置中，12位(N＝12)的ADC能够达到几百Mbps的采样率，该采样率对应于在FPGA中的相似位速率。在另一种方法中，采用了串行输出。该方法中，不是ADC分辨率的每一位都有自己的输出引脚，而是ADC的所有输出位通过串行线路或通道流出。这要求高得多的数据率。例如，N位的ADC可在单个单位时间内并行传输所有N位，而在串行传输中，所有的位必须在单个单位时间内传输，因此每一位只占传输时间的1/N。典型地，在该方法中，多个ADC，诸如4、8、128个或更多ADC，每个都有其自己的串行通道。除了输出数据时钟外，这里需要另一个时钟引脚来提供帧时钟。该帧时钟被用于区分串行传输的每个采样。这里，所述数据通道也会相对于彼此以及相对于输出数据时钟而偏移。由于使时钟边缘可调是很麻烦的，因此所有通道中，可在所述数据的确定区域中适当对准这些时钟边缘。这里，采样率为65Mbps的12位(N＝12)ADC使FPGA的数据率为780Mbps。JEDEC固态技术协会(Solid State Technology Association)关于Data Converter Serial Interface的规范(JESD204)将每个模数转换或采样串行化，并且在串行化的数据中使用嵌入式时钟以去除时钟引脚(一个或多个)。但是这种方法也需要从接收器到发送器的反馈环路，以确定握手协议并释放要传输的数据。该方法使用8B/10B编码方案，其中每8个比特附加上用于维持电平衡和用于差错检验的另外2个比特。这使得只有80％的最高理想效率。此外，该差错检验未健壮到能够纠错和实时地检测差错。
发明内容
因此本发明的一个目的是提供一种改进的高速传输系统。
本发明进一步的目的是提供一种改进的高速ADC系统。
本发明进一步的目的是提供一种改进的高速传输系统，所述系统使用嵌入式时钟，且不需要单独的高速时钟引脚(或在差分实施方式中的多个时钟引脚)。
本发明进一步的目的是提供一种改进的高速传输系统，该系统避免发生在传统串行ADC系统中发生的时钟和数据之间的偏移问题。
本发明进一步的目的是提供一种改进的高速传输系统，该系统消除了为适应数据而调整时钟的需要。
该发明进一步的目的是提供一种改进的高速传输系统，该系统能够使用更健壮的、实时的检错和纠错。
该发明进一步的目的是提供一种改进的高速传输系统，该系统提供了对包括报头和/或错误位的标记大小进行折中以获得超过87％的效率的灵活性。
该发明源自以下实现，即通过把多个采样转换字组合成具有标记字的数据包，其中该标记字可能是报头或错误字或这两者，以及通过用嵌入式时钟来串行化数据包以便传输，可以实现一种改进的、更有效的高速传输系统，这种高速传输系统消除了对额外的时钟和时钟引脚的需要，避免了时钟和数据信号之间的偏移问题，并可使用更健壮的实时的差错校验/纠正。
但是，在其他实施例中，本主题发明不需要实现所有这些目的，并且这里的要求不应当限于能够实现这些目的的结构或方法。
本发明特征在于一种高速串行ADC系统，该系统包括至少一个ADC和用于把来自该ADC的多个采样转换字并行地组合成数据包的缓冲电路。还包括标记电路和串行化电路，其中，标记电路用于添加标记字到所述数据包，以使该数据包成帧，而串行化电路在添加标记字之前或之后，用嵌入式时钟来串行化该数据包以便传输。
在一个优选实施例中，该标记电路可包括添加报头字以使所述数据包成帧的报头电路。该标记电路可包括差错检验电路，用来添加使该数据包成帧的差错检验字。该差错检验电路可以是实时差错检验电路；也可以是差错校验和纠正电路。存在扰码电路，用于维持数据包传输中的最小所需转移密度和电平衡。所述ADC可以是12位ADC，其每个数据包包括64位，其中有8个报头位，在4个12位字中的48个数据位，以及8个错误位。所述ADC可以是10位ADC，其每个数据包包括64位，其中有8个报头位，在4个12位字中的48个数据位，以及8个错误位，且其中每10位采样转换包括2个哑元位。所述ADC可以是14位ADC，其每个数据包包括64位，其中有1个报头位，在4个采样转换字中的56个数据位，以及7个错误位。或者，可以有0个报头位，4个采样转换字中的56个数据位，以及8个错误位。所述ADC可以是16位ADC，其每个数据包包括60位，其中有4个报头位，3个采样转换字中的48个数据位，以及8个错误位。
更一般地，该发明特征在于一种高速传输系统，该高速传输系统包括至少一个发送器、用于把来自所述发送器的多个采样转换字并行地组装成数据包的缓冲电路、用于添加标记字到所述数据包以使所述数据包成帧的标记电路、以及串行化电路，该串行化电路在添加所述标记字之前或之后，用嵌入式时钟来串行化所述数据包以便传输。
在一个优选实施例中，该标记电路可包括添加报头字以使所述数据包成帧的报头电路。该标记电路可包括差错检验电路，用来添加使该数据包成帧的差错检验字。该差错检验电路可以是实时差错检验电路。该差错检验电路可以是差错校验和纠正电路。存在扰码电路，用于维持数据包传输中的最小所需转移密度和电平衡。所述发送器可包括ADC。所述ADC可以是12位ADC，其每个数据包包括64位，其中有8个报头位，在4个12位字中的48个数据位，以及8个错误位。所述ADC可以是10位ADC，其每个数据包包括64位，其中有8个报头位，在4个12位字中的48个数据位，以及8个错误位，且其中每10位采样转换包括2个哑元位。所述ADC可以是14位ADC，其每个数据包包括64位，其中有1个报头位，在4个采样转换字中的56个数据位，以及7个错误位。或者，可以有0个报头位，4个采样转换字中的56个数据位，以及8个错误位。所述ADC可以是16位ADC，其每个数据包包括60位，其中有4个报头位，3个采样转换字中的48个数据位，以及8个错误位。
附图说明
其它目的、特征和优点将在以下的优选实施例的描述和附图中呈现给本领域技术人员，其中：
图1A是完全并行传输系统的示意方框图；
图1B是完全串行传输系统的示意方框图；
图1C是按照本发明的高速串行ADC系统的简化示意方框图；
图2是图1C的系统的数据流图；
图3是图1C的高速串行ADC系统的更详细的示意图；以及
图4-图8是按照本发明的一些数据包格式的说明。
具体实施方式
除了下面公开的一个或多个优选实施例，本发明可具有其他实施例，并能够以其他多种方式实践或执行。因此，应当理解，本发明的应用不限于以下描述中阐明的或附图中图示的结构细节和组件配置。如果这里仅描述一个实施例，相应的权利要求不限于该实施例。而且，除非有清晰、有力的证据表明某种排除、限制或放弃，这些权利要求不应该被限制性地理解。
图1A示出在发送器11a和接收器16a之间的完全并行的8位数字数据传输系统10a。注意，需要8根数据线和时钟来将数据从所述发送器11a传送到所述接收器16a。另一方面，图1B示出以完全串行模式实现的8位数字数据传输系统10b。在这种情形中，除了两根时钟线，只需要一根数据线。全部8位数据在单个帧时钟周期内经数据线串行发送。该数据时钟是用于接收数据的高速时钟。
图1C示出按照本发明的高速串行ADC系统10c，该系统具有包括至少一个N位模数转换器的发送器11c。在这个例子中，有M个模数转换器，ADC121、122、123、12M-1、12M，其中每一个模数转换器通过串行通道141、142、143、14M-1、14M发送给在FPGA、ASIC或其他设备中实现的接收器16c。
在操作中，如图2的数据流图所示，ADC121在18接收模拟输入并接收输入时钟20。每次该ADC响应输入时钟信号20而对模拟输入18进行采样时，就提供采样转换字221、222、223、224。采样转换字被输送到缓冲电路，并与标记字26一起组装成数据包24。数据包24可以，但并非必须地，被扰码处理，从而产生经扰码的码28，以便通过试图平衡数据包24中的0和1的数量来维持传输中的电平衡。扰码是可以维持这种平衡的唯一途径。在有些情形中，这种平衡并不重要，此时该步骤可忽略。所述扰码器是一种公知的设备，它对数据进行编码从而扰码后的数据中具有近似等数量的0和1。通常，扰码器将输入数据和伪随机位流发生器的输出进行异或，该伪随机位流发生器允许在接收器中进行相同操作以执行解扰码功能。标准SONET扰码器使用7位伪随机二进制序列PRBS，在再次循环之前该PRBS经历127种不同的状态。在这个例子中，待扰码的数据只是所述标记字加上转换器的数据位；这将少于60位，这意味着6位扰码器就已足够，该扰码器在再次循环之前将经历63种状态。这些扰码器可以采用并行而非串行的方式实施。此外，也可使用其他非PRBS扰码器。所示数据包24包括56位，该56位包括如报头26所示的8位标记字、以及4个12位的采样转换字221-224。该标记可以是使数据包能够成帧从而所述接收器可以识别该数据包和其采样转换字的任何形式或装置。扰码后，数据包24可进行差错校验和纠正。这可能给数据包添加额外的8个错误位以达到总共64位，因而数据包24’现在由总共64位组成。由8个差错校验和纠正位组成的字30也可作为标记字，用于识别数据包和其采样转换字。所述标记字的任意一个，包括报头或差错检验部分，其位的数量可根据需要增加或减少。例如，如果ADC系统10和接收器16之间的传输距离较近，标记差错校验和纠正字30可以显著地减少，并且未使用的位将被添加到标记报头字26并用于其他目的。最后，在该特定例子中，具有标记差错校验和纠正码30的扰码后的数据包24’被串行化，并以64位串行数据包输出，如32所示。在另一个例子中，可以串行化数据，然后添加标记，而后进行差错检验和扰码。
在图3示出的一个实施例中，高速串行ADC系统10d包括多个ADC121-12N，图3中只示出121。与ADC121一起的是标记电路40、缓冲电路42以及串行化电路44。标记电路40可包括检错/纠错电路46和/或报头电路48。缓冲电路42包括帧缓冲器50和计数器52。串行化电路44包括移位寄存器54和用作为时钟乘法器的锁相环56。差错检验电路46可以是实时差错检验电路，并且如果提供足够的位数，它也可以是健壮的纠错电路。例如，可使用循环冗余码检验器或汉明码来实现。每个帧缓冲电路50和移位寄存器54分别可包括4个区域，分别是501、502、503、504和541、542、543、544，用来容纳来自ADC121的4个采样转换字。还有另外一个区域，分别是505、545，用来容纳可包括报头字、错误字或两者的标记字。为简单起见，图3中忽略了扰码器。
在操作中，模拟输入信号到达ADC121的输入18，ADC121也在20接收输入时钟。在每个时钟周期，ADC121输出来自模拟输入18的N位采样转换字。计数器52计数时钟输入周期，并且在该特定例子中，当数到4并且帧缓冲器已满时，加载信号经线路60被发送给移位寄存器54以使之从帧缓冲器50加载4个采样转换字到移位寄存器54中。同时标记字被提交给帧缓冲器50的区域505，并被传送到移位寄存器54的区域545。锁相环56作为时钟乘法器，将连接到ADC121的线路20上的输入时钟乘以一个因子，例如16x或20x，随后该时钟被用于移位寄存器54，以便将其中的数据包经串行通道141串行地移出到接收器16d。接收器16d典型地使用具有常规时钟和数据恢复电路70，其带有差错校验和纠正电路72的FPGA或ASIC来实现。通过锁相环56经线路74提供其移位时钟信号给移位寄存器54这一动作，时钟和数据恢复电路70恢复嵌入在数据包中的时钟信号。经校错和/或纠错后的输入数据经线路76被输送到数据寄存器78，并从该数据寄存器78以并行形式输出。线路80上的恢复后的时钟信号被用来给经线路76进入并行数据寄存器78的串行数据提供时钟。
所述数据包、采样转换字和包括报头字和/或错误字的标记字有不同的形式和大小，例如图4-8所示。在图4中，模数转换器是12位的转换器。数据包24a是64位的，包括8位报头90a、在4个采样转换字中的48位数据92a，以及8位的错误字94a。
图5中，10位的ADC(N等于10)具有64位的数据包24c，其中包括8位报头字90c、48位数据92c，以及8位的错误字94c，其中，48位数据92c组成4个采样转换字，其中每个采样转换字中有2个哑元位，总共有8个哑元。
在N等于14的14位ADC中，如图6所示，数据包24f包括1位的报头字90f、组成4个采样转换字的56位数据92f以及7位的错误字94f。或者如图7所示，仍然使用14位的ADC，数据包24g可包括0位的报头字90g、组成4个采样转换字的56位数据92g以及1个8位错误字94g。图4-图7中示出所有上述数据包。数据包24a-g的每一个都包括64位；但这也不是必须的限制。例如，如图8所示的16位ADC(N等于16)具有数据包24h，其中有4位的报头字90h、组成3个采样转换字的48位数据92h以及8位的错误字94h，这样整个数据包一共只有60位。
虽然本发明的具体特征在某些附图而没有在其他附图中显示，这只是为了方便，因为每个特征可以和根据本发明的任一或全部的其他特征结合。这里使用的词“包含”、“包括”、“具有”以及“有”需要广泛和全面地解释，并且不限于任何物理上的互连。此外，在主题申请中公开的任何实施例并非唯一可能的实施例。例如本主题发明不一定需要在JEDEC标准中公开的握手机制，但是该握手机制可以在主题系统中实施。
此外，本专利申请进行期间提交的任何修改不是对提出的申请中提供的任何权利要求元素的放弃：不能合理地期望本领域技术人员撰写出字面上包括所有可能等价物的权利要求，许多等价物在修改时是不可预见的，并且超出对于打算放弃的元素(如果有的话)的合理解释，修改的基本原则只是具有与许多等价物的附带关系，和/或还有许多其他原因使得不能期望申请人描述修改的任何权利要求元素的某些非实质性替代物。
其他实施例将呈现给本领域技术人员，并在以下权利更求中出现。

Claims (23)

1.一种高速串行ADC系统，包括：
至少一个ADC；
用于把来自所述ADC的多个采样转换字并行地组装成数据包的缓冲电路；
用于给所述数据包添加标记字以使所述数据包成帧的标记电路；以及
用于在添加所述标记字之前或之后串行化所述数据包的串行化电路，所述串行化电路包括移位寄存器和锁相环，该锁相环用作时钟乘法器并将输入时钟的频率乘以一个因子以产生具有嵌入式时钟频率的嵌入式时钟，利用该嵌入式时钟频率来传输所述数据包。
2.如权利要求1所述的高速串行ADC系统，其中所述标记电路包括添加报头字以使所述数据包成帧的报头电路。
3.如权利要求1所述的高速串行ADC系统，其中所述标记电路包括用于添加使所述数据包成帧的差错检验字的差错检验电路。
4.如权利要求3所述的高速串行ADC系统，其中所述差错检验电路是实时差错校验电路。
5.如权利要求3所述的高速串行ADC系统，其中所述差错检验电路是差错校验和纠正电路。
6.如权利要求1所述的高速串行ADC系统，进一步包括用于维持数据包传输中的最小所需转移密度和电平衡的扰码电路。
7.如权利要求1所述的高速串行ADC系统，其中所述ADC是12位ADC，每个数据包包括64位，其中包括8个报头位、在4个12位字中的48个数据位以及8个错误位。
8.如权利要求1所述的高速串行ADC系统，其中所述ADC是10位ADC，每个数据包包括64位，其中包括8个报头位、在4个12位字中的48个数据位以及8个错误位，且其中每10位采样转换包括2个哑元。
9.如权利要求1所述的高速串行ADC系统，其中所述ADC是14位ADC，每个数据包包括64位，其中包括1个报头位、在4个采样转换字中的56个数据位以及7个错误位。
10.如权利要求1所述的高速串行化ADC系统，其中所述ADC是14位ADC，每个数据包包括64位，其中包括0个报头位、在4个采样转换字中的56个数据位以及8个错误位。
11.如权利要求1所述的高速串行化ADC系统，其中所述ADC是16位ADC，每个数据包包括60位，其中包括4个报头位、在3个采样转换字中的48个数据位以及8个错误位。
12.一种高速传输系统，包括：
至少一个发送器；
用于把来自所述发送器的多个采样转换字并行地组装成数据包的缓冲电路；
用于给所述数据包添加标记字以使所述数据包成帧的标记电路；以及
用于在添加所述标记字之前或之后串行化所述数据包的串行化电路，所述串行化电路包括移位寄存器和锁相环，该锁相环用作时钟乘法器并将输入时钟的频率乘以一个因子以产生具有嵌入式时钟频率的嵌入式时钟，利用该嵌入式时钟频率来传输所述数据包。
13.如权利要求12所述的高速传输系统，其中所述标记电路包括用于添加报头字以使所述数据包成帧的报头电路。
14.如权利要求12所述的高速传输系统，其中所述标记电路包括用于添加使所述数据包成帧的差错检验字的差错检验电路。
15.如权利要求14所述的高速传输系统，其中所述差错检验电路是实时差错校验电路。
16.如权利要求14所述的高速传输系统，其中所述差错检验电路是差错校验和纠正电路。
17.如权利要求12所述的高速传输系统，进一步包括用于维持数据包传输中的最小所需转移密度和电平衡的扰码电路。
18.如权利要求12所述的高速传输系统，其中所述发送器包括ADC。
19.如权利要求18所述的高速传输系统，其中所述ADC是12位ADC，每个数据包包括64位，其中包括8个报头位、在4个12位字中的48个数据位以及8个错误位。
20.如权利要求18所述的高速传输系统，其中所述ADC是10位ADC，每个数据包包括64位，其中包括8个报头位、在4个12位字中的48个数据位以及8个错误位，且其中每10位采样转换包括2个哑元。
21.如权利要求18所述的高速传输系统，其中所述ADC是14位ADC，每个数据包包括64位，其中包括1个报头位、在4个采样转换字中的56个数据位以及7个错误位。
22.如权利要求18所述的高速传输系统，其中所述ADC是14位ADC，每个数据包包括64位，其中包括0个报头位、在4个采样转换字中的56个数据位以及8个错误位。
23.如权利要求18所述的高速传输系统，其中所述ADC是16位ADC，每个数据包包括60位，其中包括4个报头位、在3个采样转换字中的48个数据位以及8个错误位。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5066121B2 (ja) * 2008-03-20 2012-11-07 アナパス・インコーポレーテッド クロック情報とデータを伝送する装置及び方法
US20090265490A1 (en) * 2008-04-04 2009-10-22 Tarun Setya High-Speed Video Serializer and Deserializer
US7642939B2 (en) * 2008-05-15 2010-01-05 Samplify Systems, Inc. Configurations for data ports at digital interface for multiple data converters
CN101312510B (zh) * 2008-05-29 2010-09-15 北京创毅视讯科技有限公司 一种调制数据转换单元和调制数据转换方法
US8321778B2 (en) * 2008-06-16 2012-11-27 Intel Corporation Efficient in-band reliability with separate cyclic redundancy code frames
KR101642833B1 (ko) * 2010-02-05 2016-07-26 삼성전자주식회사 클럭 임베디드 인터페이스 방법, 그 방법을 이용하는 송수신기 및 디스플레이 장치
JP2013062736A (ja) * 2011-09-14 2013-04-04 Nec Corp 信号送受信回路
CN104243083B (zh) * 2013-06-07 2019-08-09 中兴通讯股份有限公司 一种数据映射方法、装置及电子设备
US9785592B2 (en) 2014-01-22 2017-10-10 Avago Technologies General Ip (Singapore) Pte. Ltd. High density mapping for multiple converter samples in multiple lane interface
CN105578585B (zh) 2014-10-14 2019-12-13 深圳市中兴微电子技术有限公司 一种确定链路延时的方法、装置和通信设备
JP6500453B2 (ja) * 2015-01-22 2019-04-17 セイコーエプソン株式会社 回路装置、物理量検出装置、電子機器及び移動体
CN106160912A (zh) * 2016-07-19 2016-11-23 华为技术有限公司 一种编码方法、相关设备及系统
CN106953715B (zh) * 2017-03-15 2019-12-03 烽火通信科技股份有限公司 基于交错编码的高速全数字接收机校准系统及方法
CN110798216A (zh) * 2019-11-15 2020-02-14 广州健飞通信有限公司 现场可编程门阵列实现整体模块整合输出系统
CN111224649B (zh) * 2020-01-17 2021-06-18 深圳市紫光同创电子有限公司 高速接口的固定延时电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138440A (en) * 1990-10-29 1992-08-11 General Instrument Corporation Method and apparatus for communicating a plurality of asynchronous signals over a digital communication path
US5793318A (en) * 1997-02-05 1998-08-11 Hewlett-Packard Company System for preventing of crosstalk between a raw digital output signal and an analog input signal in an analog-to-digital converter
CN1260660A (zh) * 1998-10-07 2000-07-19 株式会社高取育英会 模数转换器
US6898201B1 (en) * 1998-03-17 2005-05-24 Apple Computer, Inc. Apparatus and method for inter-node communication

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4206476A (en) * 1976-02-24 1980-06-03 Sony Corporation Control circuit for use with a time-compression/time-expansion system in a pulse signal record/playback device
US4030129A (en) * 1976-06-14 1977-06-14 Lase Industries Pulse code modulated digital audio system
DE2717090B1 (de) * 1977-04-18 1978-06-22 Axel Dipl-Ing Schmalz Verfahren zum Aufzeichnen und Wiedergeben von Messdaten und Fernsehbildern sowie Schaltungsanordnung fuer die Aufzeichnung und Wiedergabe nach diesem Verfahren
US4190898A (en) * 1978-03-20 1980-02-26 Sperry Corporation Digital processor input/output apparatus for analog, digital and discrete data
WO1993007569A1 (en) * 1991-10-04 1993-04-15 Wellfleet Communications, Inc. Method and apparatus for concurrent packet bus
JP3329076B2 (ja) * 1994-06-27 2002-09-30 ソニー株式会社 ディジタル信号伝送方法、ディジタル信号伝送装置、ディジタル信号受信方法及びディジタル信号受信装置
US5652749A (en) * 1995-02-03 1997-07-29 International Business Machines Corporation Apparatus and method for segmentation and time synchronization of the transmission of a multiple program multimedia data stream
EP0738083B1 (en) * 1995-04-10 2004-11-10 Hewlett-Packard Development Company, L.P. Interactive video on demand system using packet transmission via ATM network
FR2742955B1 (fr) * 1995-12-21 1998-01-30 Thomson Broadcast Systems Dispositif de traitement d'images et camera de ralenti electronique
US6480921B1 (en) * 1998-07-22 2002-11-12 Micron Technology, Inc. Reducing internal bus speed in a bus system without reducing readout rate
JP2002116961A (ja) * 2000-10-11 2002-04-19 Nec Corp シリアル通信装置およびシリアル通信方法
KR100374605B1 (ko) * 2000-10-25 2003-03-04 삼성전자주식회사 그래픽 신호의 광 전송장치 및 방법
JP3891841B2 (ja) * 2002-01-07 2007-03-14 富士通株式会社 伝送システム
US20070002893A1 (en) * 2005-07-01 2007-01-04 Neff Robert M R Input/output (I/O) interface for high-speed data converters
US20080024347A1 (en) * 2006-07-28 2008-01-31 Rockwell Scientific Licensing, Llc High-resolution broadband ADC

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138440A (en) * 1990-10-29 1992-08-11 General Instrument Corporation Method and apparatus for communicating a plurality of asynchronous signals over a digital communication path
US5793318A (en) * 1997-02-05 1998-08-11 Hewlett-Packard Company System for preventing of crosstalk between a raw digital output signal and an analog input signal in an analog-to-digital converter
US6898201B1 (en) * 1998-03-17 2005-05-24 Apple Computer, Inc. Apparatus and method for inter-node communication
CN1260660A (zh) * 1998-10-07 2000-07-19 株式会社高取育英会 模数转换器

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Publication number Publication date
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