CN101174461A - 多芯片闪存器件及其复录方法 - Google Patents

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Abstract

一种在具有第一存储芯片和第二存储芯片的多芯片闪存器件中复录数据的方法和设备。该方法可包括从存储芯片之一的第一源区域读取第一源数据；将第一源数据编程到在存储芯片之一中包括的目标区域中以及从不同于包括所述目标区域的存储芯片的其他存储芯片的第二源区域读取第二源数据。当编程第一源数据时可执行读取第二源数据。

Description

多芯片闪存器件及其复录方法
优先权声明
本申请要求于2006年10月3日提交的韩国专利申请第2006-97467号的优先权，在此引入其内容以供参考。
技术领域
这里公开的示例实施例涉及存储器件(例如闪存器件)，以及例如涉及多芯片闪存器件及其复录(copy back)方法。
背景技术
近年，易失性和非易失性存储器的应用正越来越多地用于移动装置(例如MP3播放器、个人多媒体播放器(PMP)、移动电话、笔记本电脑、个人数字助理(PDA)等等)。这样的移动装置可能需要具有较大存储容量的存储单元以便提供各种功能(例如，播放运动图像)。为了满足该需求，存在其中在单个封装中构建多个存储设备的多位封装的方案。多芯片可封装通过堆叠相同种类的存储芯片有助于将封装尺寸减少常规封装类型的一半。多芯片闪存器件可由两个或更多个使用互相不同的各自的芯片选择信号的芯片组成。多芯片闪存器件也可以由共享同一芯片选择信号的多个芯片构建。
图1是示意性地示出在常规双芯片闪存器件中用于复录的示例结构的框图。参考图1，两个存储芯片10和20中的每个可以包括由页形成的单元阵列，每个单元阵列可以是编程和读取的单元。每个存储芯片可以包括在编程操作期间作为写驱动器或在读取操作期间作为感测放大器的页缓冲器PB1和PB2。存储芯片10和20可以共享芯片选择信号CS、读使能信号nRE和/或写使能信号nWE。存储芯片10和20也可以共享输入/输出(I/O)总线30。
图2是示意性示出在图1所示的常规闪存器件中的芯片内复录操作的时序图。复录操作的序列对应图1的附图标记①∽⑧。参考图2，页缓冲器PB1可从源页页1读取源数据以用于复录操作(①)。可通过由芯片共享的输入/输出总线30向存储控制器40提供读取的源数据(②)。用于复录的读取的源数据可被存储在包括在存储控制器40中的SRAM中。可通过使用纠错码(ECC)的算法纠正存储在SRAM中的源数据。存储控制器40可将读取的源数据再输入到第一存储芯片10中并加载到页缓冲器PB1中(③)以便将读取的源数据编程到目标页页2中。加载到页缓冲器PB1中的所加载的源数据可被编程到目标页页2中(④)。通过存储控制器40进行的状态检测操作来检测编程操作的完成。在第一存储芯片10内执行的芯片内的页间复录操作也可以应用于第二芯片20(⑤∽⑧)。
图3和4是用于解释在常规双芯片闪存器件中的芯片间复录操作的框图和时序图。图3示出具有与图1相同的结构和功能的双芯片闪存器件，其中执行复录操作以便源页被分配到第一存储芯片10中，而目标页被分配到第二存储芯片20中。通过①∽⑧的过程可以读出、传送和/或编程复录的源数据。将参考图4所示的时序图描述图3的操作。对于从源页页1到目标页页3的复录操作，页缓冲器PB1可从源页页1读取源数据(①)。可通过由芯片共享的输入/输出总线30将读取的源数据传送到存储控制器40(②)。由存储控制器40使用纠错处理的源数据可借助输入/输出总线20和第二存储芯片的输入/输出线I/O_2而输入到页缓冲器PB2中(③)。页缓冲器PB2可将源数据编程到目标页页3中(④)。可通过与①∽④的过程相同的过程⑤∽⑧执行从源页页2到目标页页4的复录操作。
根据芯片的页之间和芯片之间的这种复录操作，顺序执行从源页读取源数据的操作和将数据写入目标页的操作。在芯片共享输入/输出总线30时，顺序地读取和编程操作能在输入/输出源数据时避免数据冲突。
发明内容
示例实施例可提供一种用于提高多芯片存储器件(例如多芯片闪存器件)的操作速度的复录方法。
示例实施例可提供一种能通过共享输入/输出总线和/或控制引脚进行较高频率的复录操作的多芯片闪存器件。
示例实施例可提供一种在具有第一存储芯片和第二存储芯片的多芯片闪存器件中复录数据的方法，所述方法包括：从存储芯片之一的第一源区域读取第一源数据，将所述第一源数据编程到包括在存储芯片之一中的目标区域中，以及从不同于包括目标区域的存储芯片的其他存储芯片的第二源区域读取第二源数据。可在编程第一源数据时执行读取第二源数据的操作。
在示例实施例中，当第一源区域和目标区域包括在第一存储芯片中时，第二源区域可包括在第二存储芯片中。
在示例实施例中，准备第一源数据可包括检测第一源数据是否已经被编程到目标区域中。
在示例实施例中，当第一源区域包括在第一存储芯片中以及目标区域包括在第二存储芯片中时，第二源区域可包括在第一存储芯片中。
在示例实施例中，编程第一源数据可包括检测第一源数据是否已经被编程到目标区域中。
在示例实施例中，第一源区域和第二源区域以及目标区域每个对应数据存储区域，所述数据存储区域的每个为页单元。
在示例实施例中，该方法可进一步包括纠正读出的第一源数据和第二源数据的错误。
在示例实施例中，第一存储芯片和第二存储芯片可以是NAND闪存器件。
示例实施例可提供一种多芯片闪存器件，包括第一存储芯片、第二存储芯片、以及存储控制器，用于在复录操作期间使用从第一存储芯片读出的第一源数据编程第一存储芯片和第二存储芯片之一的目标区域，并在编程期间调节第一存储芯片和第二存储芯片以从不同于包括目标区域的存储芯片的其他存储芯片的第二源区域读取第二源数据。
在示例实施例中，第一存储芯片和第二存储芯片可共享芯片选择信号。
在示例实施例中，可根据芯片选择信号的电平交替地选择第一存储芯片和第二存储芯片。
在示例实施例中，存储控制器可为第一源数据和第二源数据执行纠错操作。
示例实施例可提供一种多芯片闪存器件，所述多芯片闪存器件可包括输入/输出总线；第一存储芯片，在编程期间，提供状态数据，其响应于状态检测命令和读使能信号而报告编程的完成；第二存储芯片，在编程期间，在输出状态数据前，响应于读取命令而进行读取以向输入/输出总线输出读取数据，并在输出状态数据时中断到输入/输出总线的数据输出；以及存储控制器，借助输入/输出总线为第一存储芯片和第二存储芯片提供状态检测命令、读取命令和地址并根据编程和读取进行复录操作。
在示例实施例中，第一存储芯片和第二存储芯片可共享从存储控制器提供的芯片选择信号、写使能信号和读使能信号。
在示例实施例中，可根据芯片选择信号的电平交替选择第一存储芯片和第二存储芯片。
在示例实施例中，第一存储芯片可包括：第一单元阵列；存储状态数据的第一输入/输出缓冲器；以及第一控制逻辑块，响应于地址、写使能信号和/或读使能信号对第一单元阵列进行编程，并响应于状态检测命令而对状态数据的输出进行调节。
在示例实施例中，第一控制逻辑块可包括响应于状态检测命令和地址而激活第一输入/输出缓冲器的输出的第一缓冲控制器。
在示例实施例中，第二存储芯片可包括第二单元阵列；存储读取数据的第二输入/输出缓冲器；以及第二控制逻辑块，响应于地址、写使能信号和/或读使能信号对第二单元阵列进行读取并响应状态检测命令而对第二输入/输出缓冲器的输出进行调节。
在示例实施例中，第二控制逻辑块可包括响应于状态检测命令而中断第二输入/输出缓冲器的输出的第二缓冲控制器。
根据示例实施例，可在一个芯片执行用于复录的读取操作，而在另一芯片中执行编程操作。因此，可以提高复录操作的速度。
通过参考本说明书的其余部分和相应附图可得到对这里的示例实施例的特点和优点的进一步理解。
附图说明
将参照下面的附图描述非限制性和非穷举性的示例实施例，其中，除非特别说明，在各个图中相同的附图标记表示相同的部分。在图中：
图1是示意性示出在常规双芯片闪存器件中用于复录的结构的框图；
图2是示意性示出在图1所示的常规双芯片闪存器件中的芯片内复录操作的时序图；
图3是示意性示出在常规双芯片闪存器件中的芯片间复录操作的功能结构的框图；
图4是示意性示出在图3所示的常规闪存器件中的芯片间复录操作的时序图；
图5是示意性示出根据示例实施例的多芯片闪存器件的框图；
图6是示出根据示例实施例的芯片内交叉复录操作(intro-chip interleavingcopy-back operation)的时序图；
图7是示出根据示例实施例的芯片间交叉复录操作(inter-chip interleavingcopy-back operation)的时序图；
图8是示出交叉复录操作可能引起的问题的示例时序图；
图9是图解第一缓冲控制器的示例电路图；
图10是图解第二缓冲控制器的示例电路图；和
图11是示出根据示例实施例的第一缓冲控制器和第二缓冲控制器进行的操作的时序图。
具体实施方式
下文将参考附图详细描述示例实施例。在附图中，相同的附图标记自始至终表示相同的元件。
现在将参考其中示出某些示例实施例的附图更全面地描述各种示例实施例。在图中，为了清楚而可能放大层和区域的厚度。这里公开了详细的示例性示例实施例。这里公开的特定结构和功能细节仅仅用于描述示例实施例的目的。然而，示例实施例可以以许多其他形式体现并不应被理解为仅限于这里提出的示例实施例。
因此，当示例实施例能有各种修改和其他形式时，其实施例通过图中的示例示出并将在这里详细描述。然而，应该理解不希望将示例实施例限制于公开的特定形式，相反，示例实施例将覆盖落在示例实施例范围内的所有修改、等价内容和改变。在图的描述中相同的附图标记表示相同的元件。
可以理解，虽然在这里术语第一、第二、第三等可用于描述各个元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受到这些术语限制。这些术语仅仅用于区分一个元件、组件、区域、层或部分与另一个区域、层和/或部分。因此，在不背离示例实施例的范围的情况下，下面讨论的第一元件、组件、区域、层或部分可以被命名为第二元件、组件、区域、层或部分。如这里使用的，术语“和/或”包括一个或多个相关列出项的任何或所有组合。
可以理解：当一个元件被称为“连接”或“耦合”到另一元件时，它可以直接连接或耦合到其他元件或可出现中间元件。相反，当指一个元件被称为“直接连接”或“直接耦合”到另一元件时，没有中间元件出现。用于描述元件间的相互关系的其他词语应被以相同方式解释(例如，“之间”对“直接之间”和/或“相邻”对“直接相邻”)。
这里使用的术语只用于描述特定实施例并不希望限制示例实施例。如这里使用的，单数形式“一个”、“一个”和“该”也被希望包括复数形式，除非上下文另外清楚表示。可以进一步理解，当这里使用术语“包括”、“正包括”、“包含”和/或“正包含”时，其表示所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除出现或添加一个或多个其他特征、整体、操作、元件和/或组件。
可以理解，虽然这里的术语第一、第二、第三等可用于描述各个元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受到这些术语限制。这些术语仅仅用于区分一个元件、组件、区域、层或部分与另一个区域、层和/或部分。因此，在不背离示例实施例范围的情况下下面讨论的第一元件、组件、区域、层或部分可以被命名为第二元件、组件、区域、层或部分。
诸如“之下”、“低于”、“较低”、“上面”、“较上”等的空间关系术语在这里用于便于描述以描述图中一个元件或特征与另一个元件或特征的关系。可以理解，除了图中描述的方位，空间关系术语希望在使用或操作中包含设备的不同方位。例如，如果对调图中的设备，则描述为“低于”其他组件或特征的元件或其他组件或特征“下面”的元件将定位在其他元件或特征的“上面”。因此，例如，术语“下面”可以包含上面和下面两种方位。可以另外定位设备(旋转90度或在其他方位看或参考)并应相应解释这里使用的空间关系描述语。
在此参照为理想实施例(和中间结构)的示意图解的横截面图解描述示例实施例。因此，可以预期由于例如制造技术和/或公差的结果而产生的与图解形状的差别。因此，示例实施例不应被理解为受限于这里图解的特定形状的区域，而是可以包括例如由制造导致的形状的改变。例如，图解为矩形的植入区域可以在其边缘具有圆或曲线特征和/或梯度(例如植入程度)，而不是从植入区域到非植入区域的突然变化。同样，通过植入形成的埋入区域可导致在埋入区域和植入所穿过的表面之间的区域中的某些植入。因此，图中所示区域本质上是示意性的以及它们的形状不必然图解设备的区域的实际形状，并且不限制示例实施例的范围。
除非另外定义，这里使用的所有术语(包括技术和科技术语)具有和本示例实施例所属领域的技术人员通常理解的相同含义。可以进一步理解，诸如公用词典中定义的那些术语之类的术语应解释为具有与它们在相关技术领域的环境下的意义一致的意义，并不应以理想的或过于正式的方式来解释，除非在这里清楚地限定。
在示例实施例中，闪存芯片用作图解结构和操作特征的示例。而且，示例实施例可使用包括共享芯片选择信号CS的两个存储芯片的多芯片闪存器件。在共享芯片选择信号CS的情形下，当两个存储芯片接收芯片选择信号CS时，响应于芯片选择信号CS的电压电平而互补地选择它们中的另一个。然而，其他示例实施例可以以不同形式体现并不应被理解为限于这里提出的示例实施例。而是，提供示例实施例以便本公开是透彻的和完整的，并将充分地向本领域技术人员传达附加权利要求的范围。
在根据示例实施例的复录模式中，在源和目标页包括在同一芯片的情况下的复录操作可被称为“芯片内复录操作”。在源页包括在一个芯片内而目标页包括在其他芯片的情况下的复录操作被称为“芯片间复录操作”。
图5是示意性图解根据示例实施例的多芯片闪存器件100的框图。参考图5，闪存器件100可包括共享芯片选择信号CS、读使能信号nRE和/或写使能信号nWE的第一存储芯片200和第二存储芯片300。存储芯片200和300可包括分别响应于控制信号CS、nRE和nWE而调节数据输入/输出操作的控制逻辑块230和330。存储芯片200和300也可包括被调节以避免输入/输出总线110上的数据冲突的第一缓冲控制器240和第二缓冲控制器340。
第一存储芯片200可包括单元阵列210和连接到单元阵列210的位线的页缓冲器220。页缓冲器220可响应于控制逻辑块230进行的调节而以页为单元锁存来自输入/输出(I/O)缓冲器250的数据并将所锁存的数据编程到单元阵列210中。页缓冲器220可感测并放大从单元阵列210选择的页的数据并将所感测和放大的数据传送到输入/输出缓冲器250。
控制逻辑块230可响应于控制信号CS、nRE和nWE以及地址ADD而调节第一缓冲控制器240和页缓冲器220。在编程期间，当输入芯片选择信号CS以选择第一存储芯片200时，控制逻辑块230可调节页缓冲器220以从输入/输出缓冲器250装载数据。控制逻辑块230也可调节存储芯片的编程电路(未示出)以将编程数据写入到被选页中。在读取操作期间，控制逻辑块230可响应于地址ADD、芯片选择信号CS和读使能信号nRE而将被选页的数据锁存到页缓冲器220中。控制逻辑块230可调节第一缓冲控制器240以将来自页缓冲器220的所锁存的读取数据经由输入/输出缓冲器250和输入/输出总线110而输出到存储控制器120。控制逻辑块230也可产生表示内部操作状态的就绪/忙信号RnB_1并将所述就绪/忙信号RnB_1传送到存储控制器120。
第一缓冲控制器240可响应于控制逻辑块230进行的调节而调节输入/输出缓冲器250的输出时间。在共享第一存储芯片200和第二存储芯片300之间的I/O总线110的多芯片闪存器件中，第一缓冲控制器240可调节输入/输出缓冲器250以避免第一存储芯片200和第二存储芯片300的数据之间的冲突。第一缓冲控制器240也可调节从单元阵列210获取的读取数据的输出点和表示输入数据的写入状态的状态数据，其被载入在输入/输出缓冲器250中。
第二存储芯片300的单元阵列310、页缓冲器、控制逻辑块330、第二缓冲控制器340和输入/输出缓冲器350可具有与第一存储芯片200的相应组件相同的配置、结构和功能。
在多芯片闪存器件100中，第一存储芯片200和第二存储芯片300可共享I/O总线110。因此，可从主机向第一存储芯片200和第二存储芯片300共同地传送数据和地址。控制逻辑块230和330可根据芯片选择信号CS的电压电平选择性地调节数据输入/输出操作。当同时从第一存储芯片200和第二存储芯片300输出数据时，可产生数据冲突。因此，在多芯片闪存器件100中应该控制分别来自存储芯片200和300的数据输出操作。
存储控制器120可响应于从主机提供的命令而将数据编程到存储芯片200和300中，以及从存储芯片向主机传送数据。在根据示例实施例的复录操作中，对从源页读出的数据执行纠错操作。存储控制器120可调节存储芯片以将经纠错的源数据重编程到目标页中。对于纠错操作，存储控制器120可包括包含SRAM和纠错码的ECC块。此外，在将复录数据编程到存储芯片之一的目标页中的复录操作期间，存储控制器120可执行交叉操作以从其他存储芯片读取源数据。此后，其中执行读取操作以从一个存储芯片获取源数据、同时将数据编程到其他存储芯片中的复录操作被称为“交叉复录操作”。交叉复录操作是可能的，这是因为编程页数据单元的时间少于读取页数据单元的时间。虽然存储芯片共享控制引脚nRE、nWE和CS以及I/O总线110，但即便在其他存储芯片的编程操作期间，也允许向一个存储芯片提供用于读取操作的命令、地址和控制信号。而且，响应于读取命令而在存储控制器120中存储来自单元阵列的源数据是可能的。
使用前述结构，示例实施例的多芯片闪存器件能执行交叉复录操作而不会出现在存储芯片共享的I/O总线110上的数据冲突。
图6是示出在示例实施例的多芯片闪存器件中同时执行编程和读取操作的交叉复录操作的时序图。例如，图6图解了用于在存储器芯片之一中内部地将数据从源页传送到目标页的芯片内交叉复录操作。参考图6，在复录操作的开始，在时间段T1可执行读取用于交叉模式的开始页的操作。可从第一存储芯片200的源页页1_1读出第一源数据并锁存到页缓冲器220中(S100)。通过输入/输出缓冲器150和I/O总线110可将锁存在页缓冲器220中的第一源数据传送到存储控制器120(S101)。通过I/O总线110，可将由存储控制器120处理的第一源数据返回第一存储芯片200(S102)。输入到第一存储芯片200的第一源数据可通过I/O缓冲器250而被载入页缓冲器220中并被编程到目标页页1_2中(S103)。在将第一源数据编程到第一存储芯片200的目标页页1_2中的同时，可执行从第二存储芯片300的源页读取第二源数据的操作。可与写使能信号nWE的触发同步地，通过I/O引脚输入读取命令和地址来进行读取操作。控制逻辑块330可响应于输入的地址和读取命令而将第二源数据从被选页页2_1锁存到页缓冲器320中(S104)。在第一存储芯片200的编程期间(S103)，第二源数据可被输出到存储控制器120(S105)，并进行到检查第一源数据是否被完全写入(或编程)到第一存储芯片200的操作(S106)。如果输出状态数据以表示已完成编程，则可中断第一存储芯片200内的复录操作。存储在存储控制器120内的第二源数据可被输入到第二存储芯片300(S107)。第二存储芯片300可将第二源数据载入到页缓冲器320中并执行将第二源数据编程到目标页页2_2中的操作(S108)。在将第二源数据编程到目标页页2_2期间，用于读取第三源数据的另一读取命令和地址可被输入到第一存储芯片200的I/O端子I/O_1。对应输入的读取命令和地址的第三源数据可被锁存到页缓冲器220中(S109)。通过I/O缓冲器250和I/O总线110可将锁存在页缓冲器220中的第三源数据输出到存储控制器120(S110)。可通过状态检查操作将第二存储芯片300中的编程第二源数据的完成作为状态数据输出到I/O总线110(S111)。对于后续的复录操作，重复交叉模式以便从存储芯片之一读取源数据，同时对其他存储芯片编程。即，可在上述交叉复录模式中继续操作S112～S117。
图7是示出根据示例实施例的在存储芯片之间传送数据的交叉复录操作的时序图。例如，图7示出从第一存储芯片200到第二存储芯片300的复录模式中的整个操作特征。参考图7，在芯片间复录操作的开始，可在时间段T1中执行读取用于交叉模式的开始页。可从第一存储芯片200的源页页11读出第一源数据并锁存到页缓冲器220中(S200)。可通过输入/输出缓冲器250和I/O总线110将锁存在页缓冲器220中的第一源数据传送到存储控制器120(S201)。通过存储芯片共享的I/O缓冲器250，传送到存储控制器120的第一源数据可被输入到第二存储芯片300的页缓冲器320(S202)。可将第一源数据编程到第二存储芯片300的目标页页2_1中(S203)。当将第一源数据编程到第二存储芯片300中时，存储控制器120可从第一存储芯片200读取第二源数据并在其中存储第二源数据(S204和S205)。在将第一源数据编程到第二存储芯片300的目标页页2_1中之后(S206)，存储控制器120可使用其中存储的第二源数据来装载页缓冲器320(S207)。可将装载到页缓冲器320中的第二源数据写入(或编程)到另一目标页页2_2中(S208)。在编程第二源数据(S208)期间，存储控制器120可提供用于从第一存储芯片200读取第三源数据的命令和地址(S209)。从第一存储芯片200读出的第三源数据可被存储在包含在存储控制器120中的SRAM(未示出)中(S210)。如果状态检查操作确定第二源数据已被完全编程(S211)，则存储控制器120向第二存储芯片300提供在其中存储的第三源数据(S211)。对于后续的复录操作，可重复交叉模式以便从存储芯片之一读取源数据，同时编程其他存储芯片。即，在上述交叉复录模式中继续操作S112～S117。
根据芯片内或芯片间的交叉复录操作，当将数据编程到一个存储芯片时，其他存储芯片可执行读取操作。因此，能缩短复录操作的时间。而且，如图6和7所示，即使存储芯片共享控制信号CS、nWE和nRE以及I/O总线110，它们也不同时占用I/O端子I/O_1和I/O_2。
图8是示出在图7所示交叉复录操作时间段部分引起的问题的时序图。例如，图8图解贯穿S202至S206可能由I/O总线110产生的操作错误。参考图8，存储控制器120可向第二存储芯片300输入编程命令CMD、地址ADD和第一源数据(S202)。第二存储芯片300可响应于存储控制器120的操作而在编程时间段T将第一源数据编程到目标页中(S203)。在编程第一源数据的同时，存储控制器120可通过I/O总线110向第一存储芯片200提供读取命令CMD和地址ADD，用于读取第二源数据(S204)。响应于读取命令和地址，在预定或所需时间之后，通过I/O总线110可将装载在页缓冲器220中的第二源数据输出到存储控制器120(S205)。对于输出第二源数据，存储控制器120可触发读使能信号nRE两次。经过I/O总线110，从页缓冲器220输入到I/O缓冲器250的第二源数据可被输出到存储控制器120。在对第一源数据编程的时间段T内，可执行读取第二源数据(S204)并向存储控制器120输出第二源数据的操作(S205)。以及，响应于检查第一源数据编程完成的状态检查命令(芯片2状态CMD)，状态数据DO_2可通过第二存储芯片300的I/O端子I/O_2而被输出到I/O总线110(S206)。对于输出状态数据DO_2，存储控制器120可触发读取使能信号nRE一次。当第一存储芯片200和第二存储芯片300共享读取使能信号nRE时，通过先前读取存储在第二存储芯片300的I/O缓冲器350中的状态数据DO_2和存储在第一存储芯片200的I/O缓冲器的第二源数据DO_1可被同时传送到I/O总线110。结果，响应于读取使能信号nRE，在交叉复录操作期间同时输出的读取数据(例如，第二源数据)DO_1和状态数据DO_2会在I/O总线110上冲突。该冲突数据DO_X将引起系统错误或误操作。
图9和10示出在交叉复录操作期间减少或避免共享的I/O总线110上的数据冲突的电路配置。图9是图解图5所示的第一存储芯片200的第一缓冲控制器240的示例电路图。第一缓冲控制器240可响应于从控制逻辑块230传送的信号，Read_CMD、Chip2_ADD、Chip2_ADD、Chip2_SCMD和Chip1_SCMD而操作以调节锁存在I/O缓冲器250中的读取数据和状态数据的输出操作。为了向I/O总线110提供在I/O缓冲器250中锁存的读取数据，可从第一缓冲控制器240激活缓冲控制信号Chip1 RDO_EN。对该情况：读取命令Read_CMD被设置为二进制值的‘1’；地址信号Chip2_ADD可被设置为‘0’；以及信号Chip2_SCMD被设置为‘0’。响应缓冲控制信号Chip1 SDO_EN的激活，当信号Chip2_ADD和Chip1_SCMD分别被设置为‘0’和‘1’时，可输出第一存储芯片200的状态数据。
图10是图解第二存储芯片300的第二缓冲控制器340的示例电路图。当激活缓冲控制信号Chip2 SDO_EN时，可输出第二存储芯片300的状态数据。对于输出状态数据，从控制逻辑块330向第二存储芯片300传送状态数据命令Chip2_SCMD和地址信号Chip2_ADD可能是必须的。对于从第二存储器芯片300输出读取数据，可激活读取数据输出使能信号Chip2 RDO_EN。对于该情况：读取命令Read_CMD可被设置为‘1’；地址信号Chip2_ADD可被设置为‘1’；以及状态数据输出命令Chip2_SCMD可被设置为‘0’。
总结上述的第一缓冲控制器和第二缓冲控制器的操作和功能，当存在向第二存储芯片300输入状态数据输出命令时，可中断从第一存储芯片200的读取数据的输出。因此，可操作第一缓冲控制器和第二缓冲控制器以避免在存储芯片200和300共享的I/O总线110上的数据冲突。第一缓冲控制器240和第二缓冲控制器340的结构是示例，不是限制性的，而是以各种模式可改变或可修改。虽然第一缓冲控制器240和第二缓冲控制器340被图解和描述为每个限制在第一存储芯片200和第二存储芯片300中，然而，示例实施例也不是限制性的。即，第一缓冲控制器240和第二缓冲控制器340的所有功能可被包括在单个存储芯片中。
图11是示出根据示例实施例的由图9和10所示的第一缓冲控制器和第二缓冲控制器经过I/O总线110的数据输出操作的时序图。图11示出当完成第二存储芯片的编程时向I/O总线110输出状态数据DO_2的过程。参考图11，当激活施加于I/O缓冲器350的状态数据输出使能信号Chip1_RDO_EN时可使I/O缓冲器250的读取数据输出使能信号Chip1 RDO_EN无效。因此，在共享的I/O总线110上，存储芯片200的读取数据DO_1不与第二存储芯片300的状态数据DO_2冲突。结果，从第二存储芯片300向共享的I/O总线110传送状态数据DO_2。存储控制器120可使用状态数据DO_2来确定是否已完成第二存储芯片300的编程。通过该控制序列，示例实施例的多芯片闪存器件可能进行具有高频率和/或可靠性的交叉复录操作。
如上所述，在共享的I/O总线的条件下，示例实施例提供通过在复录操作期间中的相同时间段内交叉读取和编程而以高频率和/或可靠性操作的多芯片闪存器件。
上面公开的主题被认为是示例性的，而不是限制性的，以及所附的权利要求意欲覆盖所有这样的修改和改进以及其他示例实施例。因此，对于法律允许的最大范围，示例实施例的范围由对后面的权利要求及其等价内容的最宽的可允许的解释来确定，而不应由上面详细描述限制或局限。

Claims (19)

1.一种在具有第一存储芯片和第二存储芯片的多芯片闪存器件中复录数据的方法，包括：
从所述存储芯片之一的第一源区域读取第一源数据；
将所述第一源数据编程到包括在所述存储芯片之一中的目标区域中；
从不同于包括所述目标区域的存储芯片的其他存储芯片的第二源区域读取第二源数据，
其中，当编程所述第一源数据时执行读取第二源数据。
2.根据权利要求1所述的方法，其中，当所述第一源区域和所述目标区域包括在所述第一存储芯片中时，所述第二源区域包括在所述第二存储芯片中。
3.根据权利要求2所述的方法，其中，读取所述第二源数据包括检测所述第一源数据是否已经被编程到所述目标区域中。
4.根据权利要求1所述的方法，其中，当所述第一源区域包括在所述第一存储芯片中以及所述目标区域包括在所述第二存储芯片中时，所述第二源区域包括在所述第一存储芯片中。
5.根据权利要求4所述的方法，其中，读取所述第二源数据包括检测所述第一源数据是否已经被编程到所述目标区域中。
6.根据权利要求1所述的方法，其中，所述第一源区域和所述第二源区域以及所述目标区域每个都对应于数据存储区域，所述数据存储区域的每一个为页单元。
7.根据权利要求1所述的方法，进一步包括：
纠正读出的第一源数据和第二源数据的错误。
8.根据权利要求1所述的方法，其中，所述第一存储芯片和所述第二存储芯片是NAND闪存器件。
9.一种多芯片闪存器件，包括：
第一存储芯片；
第二存储芯片；以及
存储控制器，在复录操作期间使用从所述第一存储芯片读出的第一源数据编程所述第一存储芯片和所述第二存储芯片之一的目标区域，并在编程期间调节所述第一存储芯片和所述第二存储芯片以从不同于包括所述目标区域的存储芯片的其他存储芯片的第二源区域读取第二源数据。
10.根据权利要求9所述的多芯片闪存器件，其中所述第一存储芯片和所述第二存储芯片共享芯片选择信号。
11.根据权利要求10所述的多芯片闪存器件，其中，根据所述芯片选择信号的电平交替地选择所述第一存储芯片和所述第二存储芯片。
12.根据权利要求9所述的多芯片闪存器件，其中，所述存储控制器为所述第一源数据和所述第二源数据执行纠错操作。
13.一种多芯片闪存器件，包括：
输入/输出总线；
第一存储芯片，在编程期间，提供状态数据，其响应于状态检测命令和读使能信号而报告编程的完成状态；
第二存储芯片，在编程期间，在输出状态数据前，响应于读取命令而进行读取以向所述输入/输出总线输出读取的数据，并在输出状态数据时中断到所述输入/输出总线的数据输出；以及
存储控制器，经由所述输入/输出总线为所述第一存储芯片和所述第二存储芯片提供状态检测命令、读取命令和地址，并根据编程和读取进行复录操作。
14.根据权利要求13所述的多芯片闪存器件，其中，所述第一存储芯片和所述第二存储芯片共享从所述存储控制器提供的芯片选择信号、写使能信号和读使能信号。
15.根据权利要求14所述的多芯片闪存器件，其中，根据所述芯片选择信号的电平交替地选择所述第一存储芯片和所述第二存储芯片。
16.根据权利要求13所述的多芯片闪存器件，其中，所述第一存储芯片包括：
第一单元阵列；
第一输入/输出缓冲器，用于存储所述状态数据；以及
第一控制逻辑块，响应于地址、写使能信号和读使能信号而对所述第一单元阵列进行编程，并且响应于状态检测命令而对输出所述状态数据进行调节。
17.根据权利要求16所述的多芯片闪存器件，其中，所述第一控制逻辑块包括响应于所述状态检测命令和地址而激活所述第一输入/输出缓冲器的输出的第一缓冲控制器。
18.根据权利要求13所述的多芯片闪存器件，其中，所述第二存储芯片包括：
第二单元阵列；
第二输入/输出缓冲器，用于存储读取的数据；以及
第二控制逻辑块，响应于地址、写使能信号和读使能信号而对所述第二单元阵列进行读取，并且响应于所述状态检测命令而对第二输入/输出缓冲器的输出进行调节。
19.根据权利要求18所述的多芯片闪存器件，其中，所述第二控制逻辑块包括响应于所述状态检测命令而中断所述第二输入/输出缓冲器的输出的第二缓冲控制器。
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